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明德扬FPGA岗位笔面试真题及详细答案（实战版）

说明：本套试题为明德扬招聘、实训结业通用真题，贴合FPGA工程师入门考核标准，无空洞套话，答案贴合工程实操，适配应届生、实训学员备考。总分100分，笔试120分钟，面试侧重原理理解与实操思路。

第一部分笔试真题（70分）

一、判断题（共10题，每题2分，共20分）

1、FPGA是现场可编程门阵列，出厂后硬件逻辑无法重复修改。（）

答案：错

解析：FPGA核心特点就是可反复可编程，上电后可重新加载配置文件，随时修改硬件逻辑，区别于ASIC一次性固化芯片。

2、Verilog中always@(*)是组合逻辑，不会产生时序延时。（）

答案：对

解析：always@(*)灵敏于所有输入信号，纯组合逻辑，无寄存器，不存储状态，无时钟延时。

3、同步电路所有逻辑单元统一时钟，不存在亚稳态问题。（）

答案：错

解析：同步电路只是时钟统一，若时序不满足建立、保持时间要求，依然会触发亚稳态。

4、FIFO的空满信号可以在读写时钟不同的异步场景下直接共用判断逻辑。（）

答案：错

解析：异步FIFO读写时钟独立，必须通过格雷码同步跨时钟域，不能直接判断空满，否则会出现误判。

5、寄存器只可以在时钟边沿触发，不可以响应电平信号。（）

答案：对

解析：D触发器、寄存器均为边沿触发，电平触发为锁存器，二者器件特性不同。

6、Verilog中initial块