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晶振布局布线规范Checklist

时钟原创设计规范

声明：本文为作者基于硬件工程实践原创整理的技术资料，涵盖选型方法、设计要点与避坑经验，用于工程参考与学习。文中提及的器件型号仅为常见示例，具体参数请以原厂数据手册(Datasheet)为准；实际应用须结合项目需求进行验证。转载请保留出处。

本文核心要点（速览）

要点

靠近MCU

包地处理

负载电容就近

远离噪声

走线短

禁止跨分割

外壳接地

避免平行

一、背景与适用范围

晶振对噪声与寄生敏感，布局需紧凑并屏蔽。

二、核心原则

图1核心原则

紧凑

靠近MCU

包地

接地保护

负载

匹配CL

远离

数字噪声

三、实施步骤

实施流程图

靠近MCU

包地

负载电容

短走线

外壳接地

评审

四、设计/评审Checklist

靠近MCU

包地

负载匹配

短走线

远离噪声

禁止跨分割

外壳接地

避免平行

评审

测试

五、常见误区

误区与正确做法对照

远离MCU不起振

无包地受扰

负载不匹配

验证与评审要点（落地前自查）

规范成文后，须通过评审与样机验证方可固化。下面给出通用自查步骤。

自查：逐条对照本规范Checklist，确认无遗漏项。

评审：组织硬件/测试/工艺三方评审，记录问题与闭环。

样机验证：打样后实测关键指标（信号质量、温升、EMC预扫）。

边际验证：在电压/温度/负载边界条件下复核，确认余量充足