SystemVerilog双端口仲裁器测试平台实验指南.pdfVIP

VCSSystemVerilog测试平台培训练习

实验1：SV测试平台

Goal为一个双端口编写简单测试平台

仲裁器，熟悉接口、

时钟块、程序块、

驱动与采样

位置lab1

设计仲裁器

分配时间：30分钟

lab1目录中的相关文件：

hdl/arb.v仲裁器DUT

hdl/arb_if.v仲裁器接口

hdl/top.v顶层网表程序

tests/test.v测试平台

仲裁器时序图示例：

clk

reset

请求[1:0]zz0001001000111000

grant[1:0]xx000100100001001000

1)在hdl/arb_if.v中完成接口定义，包括时钟块。信号描述请参考arb.v。2)

在tests/test.v文件中完成reset_