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Chiplet互连接口的边界扫描测试架构设计与故障诊断方法

摘要

随着摩尔定律趋近物理极限，Chiplet（芯粒）技术通过将复杂系统芯片分解为多个模块化芯粒并重新封装，成为延续算力增长的关键路径。然而，高密度互连引入了前所未有的测试与可靠性挑战。本报告以测试与可靠性专业方向为视角，深度剖析基于JTAG的边界扫描技术在Chiplet互连测试中的应用，探讨提高故障覆盖率的测试向量生成方法及故障诊断策略。

报告遵循“概况→环境→现状→竞争→需求→趋势→机会→建议”的递进逻辑。首先界定Chiplet测试架构的行业边界与研究框架，明确以IEEE1149.1及IEEE1838等标准为核心的测试方法论。宏观层面，全球半导体国产替代与自主可控政策为国内测试架构研发提供了强劲动力，算力需求的爆发则直接驱动了高可靠性测试市场的扩容。

现状分析指出，Chiplet产业链呈现设计、制造与封测深度耦合的特征。测试环节正从后段封装测试向前端设计与中道工序延伸，价值占比显著提升。当前市场竞争呈现寡头主导格局，泰瑞达与爱德万等国际巨头占据高端市场，国内企业则在特定封装测试领域寻求突围。在需求端，下游AI与高性能计算客户对互连故障覆盖率与诊断分辨率的要求日益苛刻，传统测试向量已难以覆盖微凸点与硅通孔（TSV）的复杂缺陷。

趋势预测表明，至2028年，全球Chiplet测试市场规模有望突破数十亿