3.2 3-8译码器设计和IP核 .pptxVIP

3.1第一个工程——多数表决器

多数表决器的分析和逻辑实现

多数表决器的工程创建

多数表决器的VerilogHDL源文件创建

多数表决器的VerilogHDL代码实现及RTL分析

约束

综合

实现

仿真

比特流文件生成

下载和测试

3.23-8译码器设计和IP核

3.2.1译码器的实现

3.2.2译码器IP核生成

3.3调用IP核实现多数表决器

3.3.1使用74x138实现多数表决器的设计

3.3.2构建新工程并调用IP核;译码器74x138是数字电路课程重点内容之一。译码器的设计比较简单，使用Verilog语言实现译码器就更为简单。

在完成设计并下载到电路板后，学习将工程转化为可以被其他工程调用的IP核。

本节内容

1.译码器的实现

2.生成译码器IP核;新建一个工程p_74x138。

或者从设计好的工程(多数表决器工程)开始，将工程另存为名称为p_74x138的工程。

;译码器的实现-功能表分析

;modulev74x138(g1,g2a_l,g2b_l,a,y_l);

inputg1,g2a_l,g2b_l;

input[2:0]a;