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人工智能芯片存算一体架构发展

一、存算一体架构的发展背景与核心动因

人工智能技术的快速迭代对算力供给提出了前所未有的要求，而传统计算架构的性能瓶颈逐渐凸显，存算一体架构正是在这一供需矛盾下产生的颠覆性技术方向，其核心逻辑是打破传统架构下计算与存储单元分离的设计思路，从根本上消除数据搬移带来的开销，为人工智能算力增长开辟新的路径。要理解存算一体架构的发展逻辑，首先需要厘清其诞生与演进的核心驱动因素。

（一）传统冯·诺依曼架构的“内存墙”瓶颈

自电子计算机诞生以来，主流计算架构一直遵循冯·诺依曼提出的设计范式，即计算单元与存储单元在物理上相互独立，计算时需要将数据从存储单元读取到计算单元完成运算，再将结果写回存储单元。在过去很长一段时间里，计算单元的性能提升速度远快于存储单元的访问速度，两者之间的性能鸿沟持续扩大，形成了制约算力提升的“内存墙”问题。尤其是进入人工智能计算时代，这一矛盾被进一步放大：深度神经网络、大语言模型等任务的计算过程涉及大量的矩阵乘累加操作，需要频繁在存储单元与计算单元之间搬运权重数据和激活数据，数据传输带来的延迟和能耗远远超过计算本身的开销。有测算显示，在7纳米工艺节点下，片上计算单元完成一次32位浮点乘加操作的能耗仅为几皮焦，而从片外动态随机存取存储器读取同体量数据的能耗高达数千皮焦，两者相差三个数量级，大量的能耗被浪费在无意义的数据传输过程中，而非支撑实际的