Xilinx FPGA原理与实践—基于Vivado和Verilog HDL2.1 Verilog HDL基本结构.pptxVIP

第二章VerilogHDL语言与VIVADO

;HDL(HardwareDescriptionLanguage)硬件描述语言是对硬件电路进行行为描述、寄存器传输描述或者结构化描述的一种语言。

FPGA作为可编程硬件，采用HDL语言作为编程语言。

通过HDL语言可以对FPGA的功能进行描述，描述完成后的源代码，通过综合（将高层次的寄存器传输级别的HDL设计转化为优化的低层次的逻辑网表）和实现及生成目标文件后，下载到FPGA以实现对FPGA进行配置，

配置后的FPGA实现了HDL语言描述的功能。;moduleAND4(a,b,out);

output[3:0]out;//4位输出

input[3:0]a,b;//4位输入a和b

assignout=ab;//out=a与b进行按位与

endmodule

程序实例2.1定义了一个模块AND4。

从模块的声明开始，最开始就是关键词module，然后是这个模块的名字叫AND4，最后是endmodule。;moduleAND4(a,b,out);

output[3:0]out;

input[3:0]a,b;

assignout=ab;

endmodule

;moduleFenPin(inputclk_in,outputclk_out);

regc_out=0;

assignclk_out