CN119855221A 自分层可寻址三维堆叠纳米线集成及cfet结构的制备方法及逻辑器件制备方法 （南京大学）.docxVIP

(19)国家知识产权局

(12)发明专利申请

(10)申请公布号CN119855221A

(43)申请公布日2025.04.18

(21)申请号202510336276.5

(22)申请日2025.03.21

(71)申请人南京大学

地址210000江苏省南京市栖霞区仙林大

道163号

(72)发明人余林蔚钱文涛翁乐桑冠荞王军转

(74)专利代理机构南京乐羽知行专利代理事务所(普通合伙)32326

专利代理师李培

(51)Int.Cl.

H10D84/03(2025.01)

H10D84/85(2025.01)

H10D88/00(2025.01)

权利要求书2页说明书9页附图4页

(54)发明名称

自分层可寻址三维堆叠纳米线集成及CFET

结构的制备方法及逻辑器件制备方法

(57)摘要

CN119855221A本发明涉及微电子制造技术领域。本发明利用阶梯型的叠层沟槽制备以及IPSLS的纳米线生长方式，实现自分层可寻址的三维堆叠纳米线集成并有利于制备可寻址的三维集成器件，能够大大提高集成密度，提升器件性能。同时本发明基于阶梯型的三维堆叠纳米线提出了一种CFET结构的制备方式，采用不同的催化金属在不同的阶梯层内生长不同类型的纳米线，而后对每个阶梯光刻定义并制备源漏金属，并沉积栅介质层和栅极薄膜层，能够通过一次生长