多十亿门SoC形式连接性检查自动化.pdfVIP

将形式连接性检查扩展到多十亿门

SoC的规范自动化

Imtiyaz

Ron，赛灵思公司，加利福尼亚州圣何塞，IMTIYAZR@Sasa

Stamenkovic，OneSpin

Solutions，加利福尼亚州圣何塞，

sasa.stamenkovic@Sergio

Marchese，OneSpin

Solutions，德国慕尼黑，

sergio.marchese@Nicolae

Tusinschi，OneSpin

Solutions，德国慕尼黑，

nicolae.tusinschi@

—连接性检查是形式验证的常用应用。形式工具可以使用规范表作为输入自动生断言并穷尽地进行验证。而基

于仿真的验证需要显著更多的工作量，但覆盖率却低得多。然而，复杂度正在迅速增加。用于异构计算、5G、人

工智能和机器学习应用的集成电路（ASIC）和现场可编程门阵列（FPGA）需要验证数十万个深度连接。计算挑

战非常巨大。此外，创建连接性规范是一个耗时且容易出错的任务。关于形式连接性检查的报告的测试设计规

模最高达2亿门，已验证的连接数最多达13.2