高速串行链路模拟前端设计.pdfVIP

加利福尼亚大学

与计算机科学系

E.

阿隆项目第三部分

截止日期：EECS

240

2010年5月10日星期一

在这个项目的第三也是最后一个阶段，你将设计高速串行链路的完整模拟前端。尽管你只会接触到

一个新的电路——比较器，但在这一阶段，你需要考虑几个新的效应。

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再次强调，我们不会每个组件的具体规格——确定正确的规格和权衡是项目的重要组成部分。

实际上，对于这个部分的项目，我们甚至没有指定目标数据率。只要你的数据率高于最低要求（3

Gb/s），你可以自由探索数据率与功耗之间的权衡。然而，无论选择什么数据率，都应确保尽量

减少实现该数据率所需的功耗。

为了让你在构建完整链路时有一个良好的开端，课程上已经发布了一个CML比较器的SPICE

网表和Cadence原理图。只要你的链路能够正确运行并且满足下面的约束条件，你可以根据

需要修改任何电路元件。但是请注意，每个元件都有几乎无限多的不同可能实