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Vivado平台下FPGA时序约束实战指南

前言

时序约束是FPGA设计中决定设计能否稳定跑在目标频率的核心环节。很多工程综合通过、布局布线后仿真正常，但上板出现随机死机、偶发报错，绝大多数根源就是时序约束缺失、约束错误或约束不合理。

本指南基于XilinxVivado（2020.2~2023.1通用），面向工程实战，从基础概念、约束命令、实战流程、常见案例、时序分析、问题排查完整讲解，附带可直接复制的Tcl约束脚本。

适用：Xilinx7系列、Zynq7000、Artix、Kintex、Versal等器件；适合FPGA工程开发、时序收敛调试、毕设/项目验收。

第一章时序约束基础

1.1什么是时序约束

告诉Vivado工具：设计中信号的时钟频率、信号之间的延迟要求、输入输出外部时序关系，工具在综合、布局布线阶段按照该约束去优化布局布线，满足建立时间、保持时间。

无约束：工具只做功能优化，不做时序优化，大概率高频下时序违例。

1.2核心时序概念

建立时间Setup：数据必须在时钟沿到来前稳定到达寄存器输入端，SetupViolation最常见，多为路径太长、逻辑级数过多。

保持时间Hold：时钟沿到来后，数据需要保持一段时间不变；HoldViolation高速/多时钟域容易出现。

Tsu（建立时间）、Th（保持时间）：寄存器固有