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个人实训心得体会范文

个人实训心得体会范文1

时光飞逝，转眼间，为期一周的实训渐渐地步入尾声。通过本次设计，学习了FPGA的知识，对FPGA的应用有了一定的认识。在学习了Verilong语言的基础上，能够运用verilong语言进行基础的电路设计；运用自顶向下的设计思想,对电子钟各个功能模块进行分解设计；进行仿真验证了整个模块功能的正确性；将各个模块连接，组成一个系统，并在不断调试中发现问题，并及时解决。在实验板上形成计时器的完整作品。

实训第一天，本次实训的指导老师详细的给我们介绍了实训的整个流程，重点讲解了设计要求和设计模块两大部分。我们设计整个电路包括三大部分：分频、计时、显示。基于FPGA的电子钟应该能够正确显示时钟、分钟、秒钟。分频模块是对50MHZ的系统时钟信号进行分频，得到频率为1000Hz的信号，作为七段数码的扫描频率，在分频为1Hz，作为秒脉冲输入信号。计时部分包括时、分、秒的计时，分别类似于模12、模60、模60计数器。输入变量：时钟clk，直接清零reset。显示部分采用动态扫描方式，每隔1ms选择一个数码管显示，由于扫描频率较高，可以避免闪烁效果。此次设计模块主要由分频器、走时模块和显示模块组成。完成以上设计，再用Modelsim对编写的程序进行仿真调试，仿真无误，最后用QuartusII将设计的程序下载到红芯开发板上进行在线调试，正确显示时