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中国核工业集团FPGA实习笔试真题

考试时间：______分钟总分：______分姓名：______

一、单项选择题（每题2分，共20分。下列每题给出的四个选项中，只有一项是符合题目要求的，请将正确选项前的字母填在题干后的括号内。）

1.在组合逻辑电路中，输出状态仅取决于当前输入状态，而与电路以前的状态无关。这句话描述的是（）。

A.时序逻辑特性

B.组合逻辑特性

C.既非时序也非组合逻辑

D.既是时序也是组合逻辑特性

2.下列哪个不是VerilogHDL中的基本数据类型？（）

A.reg

B.wire

C.integer

D.struct

3.在FPGA内部，实现组合逻辑函数的主要结构是（）。

A.寄存器（Register）

B.查找表（LUT）

C.专用硬件逻辑块

D.上述所有

4.描述一个硬件行为，其敏感列表中包含时钟边沿（posedgeclk）和异步复位信号（negedgereset_n）的Verilog代码块，应该使用（）过程块？

A.initial

B.always@(posedgeclkornegedgereset_n)

C.always@(posedgeclk