中粮集团数字IC设计人才引进笔试题及答案.docxVIP

中粮集团数字IC设计人才引进笔试题及答案.docx

考试时间：______分钟总分：______分姓名：______

一、选择题

1.以下哪个逻辑门是其他所有组合逻辑门的基础？

A.与门

B.或门

C.非门

D.异或门

2.在一个由与非门构成的逻辑电路中，如果输入A和B都为高电平，输出为低电平，那么该门的名称是？

A.与门

B.或门

C.非门

D.与非门

3.触发器是哪种类型的逻辑电路？

A.组合逻辑电路

B.时序逻辑电路

C.模拟电路

D.混合信号电路

4.以下哪种情况会导致亚稳态（Metastability）的发生？

A.时钟信号质量差

B.不同模块的时钟域交叉

C.输入信号在建立时间和保持时间约束边缘

D.以上都是

5.VerilogHDL中，用于表示时序逻辑块的关键字是？

A.`alwayscombinational`

B.`always@(*)`

C.`always@(posedgeclk)`

D.`assign`

6.在CMOS电路中，增加晶体管的尺寸（Width）通常会？

A.降低延迟，增加功耗

B.