中国铁路工程集团数字IC设计暑期实习笔试真题.docxVIP

中国铁路工程集团数字IC设计暑期实习笔试真题

考试时间：______分钟总分：______分姓名：______

一、选择题（每题只有一个正确答案，请将正确选项的首字母填入括号内）

1.逻辑表达式F=ABC+āB?+āBC的最小项覆盖是？

(A)m0,m1,m5

(B)m2,m3,m6

(C)m4,m5,m6

(D)m1,m2,m3

2.一个D触发器，初始状态Q=0，输入D=1，在时钟上升沿触发后，次态Q将是？

(A)0

(B)1

(C)高阻态

(D)不确定

3.下列关于全加器的描述，哪一项是正确的？

(A)输入是两个1位二进制数，输出是一个1位二进制数和一位进位。

(B)输入是两个1位二进制数和一位进位，输出是一个1位二进制数和一位进位。

(C)输入是两个1位二进制数，输出是两个1位二进制数。

(D)输入是一个1位二进制数和一位进位，输出是一个1位二进制数。

4.在Verilog中，表示“或”运算的运算符是？

(A)

(B)||

(C)XOR

(D)OR

5.时序逻辑电路与组合逻辑电路的根本区别在于？

(A)使用的门电路类型不同

(B)