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考试时间：______分钟总分：______分姓名：______

一、选择题（每题只有一个正确选项，请将正确选项的首字母填入括号内）

1.下列哪一项不是FPGA相对于ASIC的主要优势？

A.开发周期短

B.成本相对较低（尤其是原型验证阶段）

C.可重新配置

D.集成度通常更高

2.在Verilog或VHDL中，用于表示信号变化将在当前时钟沿之后发生的运算符是？

A.`=`

B.`=`(仅Verilog)

C.`assign`(仅Verilog)

D.`=`和`=`都可以

3.一个2输入的异或门（XOR）的逻辑表达式是？

A.AB

B.A|B

C.A^B

D.A~B

4.下列哪一项是同步设计的优点？

A.对时钟信号要求不严格

B.逻辑冒险较少

C.功耗通常更低

D.结构更复杂

5.在FPGA开发流程中，综合（Synthesis）阶段的主要目的是？

A.将HDL代码转化为门级网表

B.对设计进行功能仿真验证

C.在FPGA芯片上完成逻辑布局和布线

D.分析设计的时序性能

6.有限状