高教社课件电工电子技术简明教程（第3版）E8-ch06-7.pptxVIP

6.7.1移位寄存器的Verilog建模6.7.2计数器的Verilog建模6.7.3状态转换图的Verilog建模6.7.4数字钟的Verilog建模6.7用VerilogHDL描述时序逻辑电路

例6.7.1试用Verilog描述表6.5.4所示4位双向移位寄存器的行为（功能）。功能同74xx194。6.7.1移位寄存器的Verilog建模该模块能完成5种逻辑功能:异步清零、同步置数、左移、右移和保持原状态不变。功能74HC/HCT194类似。在always结构中，使用if-else和case语句进行描述，当CR信号跳变到低电平时,将寄存器输出异步清0;当CR=1时,在CP作用下根据case语句中的S1、S0对4种功能进行选择。例如：Q={Q[1:3],Dsl};将左移串行输入Dsl和触发器输出Q[1:3]拼接起来完成左移操作。在CP上升沿到来时，将Dsl传给Q[3],并将Q[1:3]传给Q[0:2](即Q[3]→Q[2],Q[2]→Q[1],Q[1]→Q[0])。

6.7.2计数器的Verilog建模例6.7.2试用Verilog描述一个带使能端和同步置数端的可逆计数器的行为。解:可逆计数器Verilog代码：通过参数n设置二进制计数器的位数。当Up_down=1