高教社课件电工电子技术简明教程（第3版）E8-ch05-4.pptxVIP

5.4D触发器5.4.1主从D触发器5.4.2具有清零和置数输入的主从D触发器5.4.4其他结构的D触发器5.4.3具有使能控制的主从D触发器5.4.5D触发器的动态特性

5.4D触发器锁存器与触发器锁存器在E的高(低)电平期间对信号敏感触发器在CP的上升沿(下降沿)对信号敏感在VerilogHDL中对锁存器与触发器的描述语句是不同的

5.4D触发器主锁存器与从锁存器结构相同1.电路结构5.4.1主从D触发器TG1和TG4的工作状态相同TG2和TG3的工作状态相同

2.工作原理TG1导通，TG2断开——输入信号D送入主锁存器。TG3断开，TG4导通——从锁存器维持在原来的状态不变。(1)CP=0时:=1，C=0，Q?跟随D端的状态变化，使Q?=D。

2.工作原理(2)CP由0跳变到1:=0，C=1，触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号TG3导通，TG4断开——从锁存器Q?的信号送Q端。TG1断开，TG2导通——输入信号D不能送入主锁存器。主锁存器维持原态不变。

5.4.2具有清零和置数输入的主从D触发器在实际中，需要对触发器设置初始状态，因此，增加了清零和置数输入端。并有同步和异步之分。下图清零和置数都是异步的。

1.异步清零和异步置数(1)CP=1