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高教社课件电工电子技术简明教程（第3版）E8-ch05-6.pptxVIP

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  • 2026-11-12 发布于广东
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高教社课件电工电子技术简明教程（第3版）E8-ch05-6.pptx

    5.6.1时序电路建模基础

    5.6.2锁存器和触发器的Verilog建模

    ;Verilog行为级描述用关键词initial或always，但initial是面向仿真，不能用于逻辑综合。

    always是无限循环语句，其用法为：;

    ;

    ;5.6.2锁存器和触发器的Verilog建模

    ;例：分析下面Verilog模块,说明其逻辑功能。

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