数字时钟 数电设计.docVIP

数字电路课程设计 VHDL语言数字钟 一、系统功能概述 完成秒／分／时的依次显示并正确计数； 秒 / 分／时各段个位满10正确进位，秒／分能做到满60向前进位； 定时闹钟：实现整点报时，又扬声器发出报时声音； 时间设置即手动调时功能，能对不精确的时间进行分 / 时的调整。 二、系统组成以及系统各部分的设计 1、顶层文件 2、系统以及各个模块的仿真波形 分频模块（原理图输入） 秒模块程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity SECOND is port(clk,clr:in std_logic;----时钟/清零信号 sec1,sec0:out std_logic_vector(3 downto 0);----秒高位/低位 co:out std_logic);-------输出/进位信号 end SECOND; architecture SEC of SECOND is begin process(clk,clr) variable cnt1,cnt0:std_logic_vector(3 downto 0);---计数 begin if clr=1 then----当ckr为1时，高低位均为0 cnt1:=0000; cnt0:=0000; elsif clkevent and clk=1 then if cnt1=0101 and cnt0=1000 then----当记数为58（实际是经过59个记时脉冲） co=1;----进位 cnt0:=1001;----低位为9 elsif cnt01001 then----小于9时 cnt0:=cnt0+1;----计数 else cnt0:=0000; if cnt10101 then----高位小于5时 cnt1:=cnt1+1; else cnt1:=0000; co=0; end if; end if; end if; sec1=cnt1; sec0=cnt0; end process; end SEC; 3）分模块程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity MINUTE is port(clk,en:in std_logic; min1,min0:out std_logic_vector(3 downto 0); co:out std_logic); end MINUTE; architecture MIN of MINUTE is begin if clkevent and clk=1 then if en=1 then if cnt1=0101 and cnt0=1000 then co=1; cnt0:=1001; elsif cnt01001 then cnt0:=cnt0+1; else cnt0:=0000; nd MINUTE; architecture MIN of MINUTE is begin if cnt10101 then cnt1:=cnt1+1; else cnt1:=0000; co=0; end if; end if; end if; end if; min1=cnt1; min0=cnt0; end process; end MIN; 4）时模块程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity HOUR is port(clk,en:in std_logic;----输入时钟/高电平有效的使能信号 h1,h0:out std_logic_vector(3 downto 0));----时高位/低位 end HOUR; architecture hour_arc of HOUR is begin process(clk) variable cnt1,cnt0:std_logic_vector(3 downto 0);----记数 begin if clkevent and clk=1 then---上升沿触发 if en=1 then---同时“使能”为1 if cnt1=0010 and cnt0=0011 then cnt1:=0000;----高位/低位同时为0时 cnt0:=0000; elsif cnt01001 then----低位小于9时，低位记数累加 cnt0:=cnt0+1; else cnt0:=0