《毕业论文：基于VHDL的数字频率计的设计》.doc

目 录 第一章 概述 1 1.1 设计概述 1 1.2设计内容 1 1.3 设计原理 1 1.4 设计功能 2 第二章 技术与开发工具 3 2.1 VHDL简介 3 2.1.1简介 3 2.1.2 VHDL程序组成部分 4 2.1.3 VHDL系统优势 4 2.2 MAX+PLUSⅡ 5 2.2.1 软件简介 5 2.2.2 软件组成 6 2.2.3设计流程 7 第三章 系统分析 8 3.1数字频率计的设计任务及要求 8 3.2 模块的划分 8 3.3设计分析 9 第四章 各功能模块基于VHDL的设计 10 4.1 时基产生与测频时序控制电路模块的VHDL源程序 10 4.2 待测信号脉冲计数电路模块的VHDL源程序 11 4.2.1 十进制加法计数器的VHDL源程序 11 4.2.2待测信号脉冲计数器的VHDL源程序 12 4.3 锁存与译码显示控制电路模块的VHDL源程序 13 4.3.1 译码显示电路的VHDL源程序 13 4.3.2 锁存与译码显示控制模块的VHDL源程序 14 4.4 顶层电路的VHDL源程序 16 第五章 数字频率计波形仿真 18 5.1 时基产生与测频时序控制电路模块的仿真 18 5.2 待测信号脉冲计数电路模块的仿真 18 5.2.1 十进制加法计数器的仿真 18 5.2.2待测信号脉冲计数器的仿真 19 5.3 锁存与译码显示控制电路模块的仿真 19 5.3.1 译码显示电路的仿真 19 5.3.2 锁存与译码显示控制模块的仿真 20 5.4 数字频率计系统的仿真 20 结论 22 参考文献 23 摘要 本文介绍了一种分层设计多功能数字频率计的设计方法。该频率计采用VHDL硬件描述语言编程极大地减少了硬件资源的占用。该数字频率计的lHz～1MHz其测试结果由只七段数码管稳定显示，测量误差小于等于1％ 。仿真与分析结果表明，分析数字频率计的功能，完成功能模块的划分，分别用VHDL语言完成底层模块的设计和以原理图的方法完成顶层模块的设计，分别对各个模块以及顶层模块进行仿真分析，最后在硬件开发平台上进行测试。 1.4 设计功能 四位十进制数字频率计用四组七段译码显示的数字频率计，其频率测量范围为1Hz～10kHz。采用记忆显示的方法，即在测量过程中不刷新数据，等数据过程结束后才显示测量结果，给出待测信号的频率值，并保存到下一次测量结束，显示时间不少于1秒。 第二章 技术与开发工具 2.1 VHDL简介 2.1.1 简介 VHDL主要用于描述数字系统的结构行为功能和接口。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。VHDL 语言能够成为标准化的硬件描述语言并获得广泛应用 , 它自身必然具有很多其他硬件描述语言所不具备的优点归纳起来,VHDL 语言主要具有以下优点(1) VHDL 语言功能强大设计方式多样 　　VHDL 语言具有强大的语言结构, 只需采用简单明确的VHDL语言程序就可以描述十分复杂的硬件电路。同时它还具有多层次的电路设计描述功能。此外VHDL 语言能够同时支持同步电路异步电路和随机电路的设计实现,这是其他硬件描述语言所不能比拟的。VHDL 语言设计方法灵活多样 , 既支持自顶向下的设计方式, 也支持自底向上的设计方法; 既支持模块化设计方法, 也支持层次化设计方法。 (2) VHDL语言具有强大的硬件描述能力 　　VHDL语言具有多层次的电路设计描述功能，既可描述系统级电路 , 也可以描述门级电路；描述方式既可以采用行为描述、寄存器传输描述或者结构描述，也可以采用三者的混合描述方式。同时，VHDL语言也支持惯性延迟和传输延迟，这样可以准确地建立硬件电路的模型。VHDL语言的强大描述能力还体现在它具有丰富的数据类型。VHDL 语言既支持标准定义的数据类型，也支持用户定义的数据类型，这样便会给硬件描述带来较大的自由度。 (3) VHDL语言具有很强的移植能力 　　VHDL语言很强的移植能力主要体现在: 对于同一个硬件电路的 VHDL 语言描述它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者从一个工作平台移植到另一个工作平台上去执行。 (4) VHDL语言的设计描述与器件无关 　　采用VHDL语言描述硬件电路时设计人员并不需要首先考虑选择进行设计的器件。这样做的好处是可以使设计人员集中精力进行电路设计的优化而不需要考虑其他的问题。当硬件电路的设计描述完成