第8章半导体存储器和可编程逻辑器件.pptVIP

电子技术2（数字部分） 渤海职业学院机电工程系电子教研室 编制:李仕卫(讲师) 审核:阎相环(高讲) 课 间 休 息 充分放松有益学习 4） PROM的PLD表示法 PROM的PLD阵列图 (a) 编程前; (b) 编程后 8.3.2 通用阵列逻辑GAL 1. GAL的基本结构 GAL器件的型号不多。常见的GAL器件型号如16V8和20V8的基本电路结构大致相同，只是器件引脚数和规模不同，它们都具有可编程的与阵列和固定的或阵列。另还有一类GAL，其与阵列和或阵列均可编程，如 GAL39VS。现以GAL16V8为例进行介绍，其结构如图(a)所示，芯片外引线如图(b)所示。 GAL16V8 (a)电路结构 (b)引脚排列 由图（a）可以看到，GAL16V8由一个32×64位的可编程与阵列、 8个OLMC、 10个输入缓冲器、 8个三态输出缓冲器和8个反馈/输入缓冲器等组成。引脚2～9是输入端，引脚12～19由三态门控制，既可以做输出端又可以做输入端， 是一种I／O引出结构，所以最多有16个输入、8个输出， 16V8因此得来。 引脚1不加入与阵列， 是专门用作时钟输入的端子。 而引脚11则是输出的使能输入端。 GAL器件没有独立的或阵列结构，而是将各个或门放在各自的“输出逻辑宏单元”（OLMC）中。 2． 输出逻辑宏单元（OLMC）的结构 输出逻辑宏单元OLMC 一个输出逻辑宏单元OLMC包括一个D触发器、一个8输入端的或门、一个异或门、四个多路选择器和两个辅助门。  OLMC的核心部分是一个8输入端或门和D触发器。仅用或门可构成组合逻辑输出，与D触发器组合可构成时序逻辑输出。 OLMC有五种可编程的工作组态， 其中三种为组合电路类型， 它们是专用输入模式、组合输出模式和选通组合输出模式； 另外两种为时序电路类型，即时序电路中的组合输出模式和时序输出模式。每个宏单元的工作组态通过预置结构控制字SYN、 AC0、AC1（n）、 AC1（m）和XOR（n）等信号去控制OLMC中的一个异或门、 四个多路选择器和两个辅助门选择实现。 1. CPLD的结构 1） 宏单元功能强大 CPLD输出逻辑宏单元的功能比GAL要强大得多，许多优点都反映在其宏单元上，主要特点是：多触发器结构、各触发器的时钟可以异步工作、触发器可以异步清零和异步预置、 I/O端可重复使用、 或门间的与项可以共享等。 8.3.3在系统可编程逻辑器件(ISP-PLD) 二、复杂可编程逻辑器件CPLD 2） I/O独立单元 为增加CPLD的灵活性，通常只有少数几个专用输入端（作时钟输入等），大部分端口皆是I／O端。而系统输入信号有时需要锁存，故CPLD的I／O口常常独立作为一个独立单元处理。  3） 高密度 随着集成工艺的发展，CPLD的集成规模越来越大，主要体现在：集成度高，10000门每片的CPLD已不鲜见；输入、输出端多，I／O端数最高可达 256个； 内含的触发器多达 772只。 如此巨大的规模，完全有可能将一个数字系统装在一片CPLD中，从而使制成的设备体积小、 重量轻、 成本低、 生产过程简单、 维修方便。 2．ispLSI1016简介 图6-19 ispLSI1016 (a) 外引线图; (b) 组成框图 ispLSI1016 (a) 外引线图; (b) 组成框图 1) 全局布线区 GRP（Global Routing Pool） 在ispLSI1016的芯片中央有一个全局布线区 GRP， 它由众多的可编程E2CMOS单元组成，其任务是将所有片内逻辑联系在一起， 供设计者实现各种复杂的设计使用。 2） 万能逻辑块GLB（Generic Logic Block） 图6-20 GLB的结构图 图6-21 GLB的结构 GLB的结构 3） 输入输出单元IOC（Input Output Cell） 输入输出单元是图6-19(b)中最外层的4个为一组的小方块， 共有32个。该单元有输入、 输出和双向 I／O三类组态， 靠控制输出三态缓冲电路使能端的MUX来选择。  4） 输出