第四章、组合逻辑电路.pptVIP

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2017-09-22 发布于浙江
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第四章、组合逻辑电路.ppt

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74LS138的引脚图如下: . F1(A,B,C,D)=∑m(0,1,5,7,10,13,15) F2(A,B,C,D)=∑m(8,10,12,13,15) 作F1 F2的卡诺图(以A= A1 B= A0) . . . 比较双4路数据选择器的功能表和输出表达式: A1 A0 1W 2W 0 0 1D0 2D0 0 1 1D1 2D1 1 0 1D2 2D2 1 1 1D3 2D3 可得: . C A4 A3 A2 A1 1 0 0 1 1 0 1 1 0 1 A4 = A3 = C A2 = C A1 = 1 C F4 F3 F2 F1 B4 B3 B2 B1 1 d d d d 0 1 1 0 d 1 0 1 0 0 1 1 0 d 1 0 1 1 0 1 1 0 d 1 1 0 0 0 1 1 0 d 1 1 0 1 0 1 1 0 d 1 1 1 0 0 1 1 0 d 1 1 1 1 0 1 1 0 B4 = B1 = 0 B3 = B2 = C + F4F3 +F4F2 组合电路举例1 组合电路举例2 组合电路举例3 组合电路举例3 组合电路举例3 组合电路举例3 组合电路举例3 例：用四位二进制并行加法器设计一个将 8421BCD码转换成余3码的代转换电路。余3码比8421码多3 A4 A3 A2 A1 B4 B3 B2 B1 F4 F3 F2 F1 余3码 FC4 C0 8421BCD码 0 0 1 1 “ 0” 解：例：用四位二进制并行加法器设计一个四位二进制并行加法/减法器。解：利用补码，将减法变为加法 F4 F3 F2 F1 FC4 C0 A4 A3 A2 A1 B4 B3 B2 B1 S4 S3 S2 S1 ＝1 ＝1 ＝1 ＝1 被加数(被减数) 加数(减数) a4 a3 a2 a1 b4 b3 b2 b1 功能选择 M 和(差) 例：用四位二进制并行加法器设计一个用余3 码表示的一位十进制数加法器。解：余3码相加时无进位，结果要减3；有进位，结果要加3。减3(0011)可以变为加 13(1101)。 A4 A3 A2 A1 B4 B3 B2 B1 F4 F3 F2 F1 和数余3码 FC4 C0 “ 1” A4 A3 A2 A1 B4 B3 B2 B1 F4 F3 F2 F1 FC4 C0 被加数余3码加数余3码 1 进位输入 I II 例：用四位二进制并行加法器设计一位8421BCD码十进制数加法器。解： 8421BCD码相加时有进位或出现冗余码时，结果要加6调整。 A4 A3 A2 A1 B4 B3 B2 B1 F4 F3 F2 F1 和数8421BCD码 FC4 C0 “1” A4 A3 A2 A1 B4 B3 B2 B1 F4 F3 F2 F1 FC4 C0 被加数8421BCD码加数8421BCD码进位输入 I II 4.7 数值比较器完成两个4位二进制数的比较工作。函数表达式 1、一位数值比较器 (A=