数字显示电子钟设计.doc

目录 数字显示电子钟设计 2 摘要 2 一、设计目的 2 二、设计指标 2 三、总体框图设计 2 四、数字电子钟的基本原理 3 4、1 秒脉冲发生器设计 3 4、2 计数器设计 4 （1）60 进制计数 4 （2）24进制计数 5 （3）译码和显示电路 6 （4）校正电路 7 （5）上下午显示电路 8 （6）定时电路 8 五、总体图 9 六、元器件清单 9 七、心得体会 9 参考文献 10 数字显示电子钟设计 摘要：数字钟是采用数字电路实现对时、分、秒数字显示的计时装置，广泛用于家庭，车站，码头办公室灯公共场所，成为人们日常生活中不可少的必需品，由于数字集成电路的发展和石英晶体振荡器的广泛应用，使得数字钟的精度远远超过老式钟表。钟表的数字化给人们带来了极大的方便且大大扩展了钟表原先的报时功能。因此，研究数字钟及扩大其应用，有着非常现实的意义。 数字钟计时的标准信号应该是频率相当稳定的1HZ秒脉冲，所以要设置标准时间源。数字钟计时周期是24小时，因此必须设置24小时计数器，应由模为60的秒计数器和分计数器及模为24的时计数器组成，秒，分，时由七段数码管显示。 为使数字钟走时与标准时间一致，校时电路时必不可少的。设计中采用开关控制校时直接用秒脉冲先后对“时”“分”“秒”计数器进行校时操作。 上下午的显示通过两个不同的小灯泡来体现，主要是运用了比较器的芯片来实现的，闹钟电路则是通过6片7485芯片来实现的，利用计数器来实现响五下的功能，输出的是蜂鸣器。 一、设计目的 1、了解计时器主体电路的组成及工作原理； 2、掌握采用异步时序电路设计方法实现课题要求； 3、熟悉集成电路及有关电子元器件的使用。 二、设计要求 1)时钟的“时”要求用两位显示;上、下午用发光管作为标志； 2)时钟的“分”、“秒”要求各用两位显示； 3)整个系统要有校时部分（可以手动，也可以自动），校时时不能产生进位。 4)系统要有闹钟部分，声音要响5秒（可以是一声一声的响，也可以连续响）。 三、总体框图设计 数字钟电路是一块独立构成的时钟集成电路专用芯片。它集成了计数器、比较器、振荡器、译码器和驱动等电路，能直接驱动显示时、分、秒、日、月，具有定时、报警等多种功能，被广泛应用于自动化控制、智能化仪表等领域。 数字电子钟的电路组成方框图如图1所示。 图1 总体框图 数字电子钟由石英晶体振荡器和分频器组成的秒脉冲发生器，校时电路，六十进制计数器，二十四进制计数器，十二进制计数器，以及秒、分、时的译码显示部分等组成。 石英晶体振荡器和分频器组成的秒脉冲发生器由晶振32768Hz经14分频器分频为2Hz，再经一次分频，即得1Hz标准秒脉冲，供时钟计数器用。在刚刚开机接通电源时，由于日、时、分、秒为任意值，所以，需要进行调整。置开关在手动位置，分别对时、分、秒、日进行单独计数，计数脉冲由单次脉冲或连续脉冲输入。f为反馈电阻（10-100mΩ）,目的是为CMOS反相器提供偏制，使其工作在放大状态（而不是作反相器用）。C1是频率微调电容取3/25PF，C2是温度特性校正用电容，一般取20—50PF。晶体振荡器用石英电子手表用晶振32768HZ，32768是2的15次方，经过15级二分频即可得到1HZ（信号）。从时钟精度考虑，晶振频率愈高，计时精度就愈高。采用32768HZ晶振，用n位二进制计数器进行分频，要得到1秒信号，则n=15。用三片74161串行计数器/振荡器来实现分频和振荡。也就是通过一个14分频和CD4013来实现的 图2 秒脉冲发生器设计 4、2 计数器设计 秒、分、时、日分别为 60 、 60 、 24 和 12进制计数器。秒、分均为六十进制 , 即显示 00—59 秒 , 它们的个位为十进制 , 十位为六进制。时为二十四进制计数器 ,显示为 00—23, 个位仍为十进制 , 但当十进位计到 2, 而个位计到 4 时清零 , 就为二十四进制了。这种计数器的设计可采用异步反馈置零法 , 先按二进制计数级联起来构成计数器 , 当 计数状态达到所需的模值后 , 经门电路译码、反馈 , 产生 “复位”脉冲将计数器清零 , 然后重新开始进行下一循环。 （1）60 进制计数 秒计数器由秒个位计数器74LS160(1)和秒十位计数器 74LS160(2) 组成。74LS160(1) 组成十进制计数 , 74LS160(2) 组成六进制计数。十进制计数用反馈清零法设计 , 用 74LS160( 四位十进制 计数器 )来设计。六进制计数的反馈方法是当 CP 输入第六个脉冲时 , 输出状态“Q3Q2QlQ0=0110”, 用与门将Q2Ql 取出 , 送到计数器 CR 清零端 , 使计数器归零 , 从而实现六进制计数。十进制计数的反馈方法是当CP输入第十个脉冲时，输出状