多功能计数器课程设计.docVIP

1、题目及内容要求 题目：多功能计数器： 内容要求：设计一个20进制多功能计数器，实现从0～19连续变化和0～38偶数变化的递增与递减功能，两位数码管显示计数值。 2、设计思路 使用KHF—3型CPLD/FPGA实验开发系统，因为系统无法提供秒脉冲，故选用10MHz的方波时钟源，对其进行分频，使之产生占空比为50%的1Hz的方波时钟源作为计数器的时钟输入。 将整个计数器分个三模块进行设计：1Hz方波时钟源模块（clkdiv）、可逆计数模块（CNT）和两位七段译码器模块(seg7)，先将各模块的程序设计出来，编译并仿真通过后，用例化语句实现三个模块的连接，再进行编译与仿真，就能实现该多功能计数器的设计要求。 系统的逻辑功能可用下面的框图表示出来： 3、设计方案 3.1、1Hz方波时钟源模块（clkdiv） 选用10MHz的方波时钟源，对脉冲进行计时，当计满5M个时钟脉冲时，对输出端口进行取反，即可获得1Hz的时钟脉冲源。 脉冲的计算：100×100×100×5=5000000(5M) 程序中clk为10MHz时钟信号输入端口，clk_div为分频时钟信号输出端口，clk与clk_div都为一位二进制数。 因为软件与计算机功能限制，无法对其进行仿真与波形输出，只能通过在编译后，下载到器件上进行验证。 1Hz方波时钟源源程序及注释如下： LIBRARY IEEE; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY clkdiv IS PORT(clk:IN STD_LOGIC; clk_div:BUFFER STD_LOGIC ); END ENTITY clkdiv; ARCHITECTURE one OF clkdiv IS SIGNAL clk_div2,clk_div4,clk_div6,clk_div7:STD_LOGIC_VECTOR(6 DOWNTO 0); BEGIN PROCESS(clk) BEGIN IF clkEVENT AND clk=1THEN IF clk_div2=1100011 THEN clk_div2=(OTHERS=0); ELSE clk_div2=clk_div2+1; END IF; --计算100个脉冲; IF clk_div2=1100011 THEN clk_div4=clk_div4+1; ELSIF clk_div4=1100011 THEN clk_div4=0000000; END IF; --计算10000个脉冲; IF clk_div4=1100011 THEN clk_div6=clk_div6+1; ELSIF clk_div6=1100011 THEN clk_div6=0000000; END IF; --计算1000000个脉冲; IF clk_div6=1100011 THEN clk_div7=clk_div7+1; ELSIF clk_div7=0000101 THEN clk_div7=0000000; --计算5000000个脉冲; clk_div=NOT clk_div; --对输出进行取反;