等精度数字频率计的设计与实现.docVIP

FPGA/SOPC课程设计报告书 课题名称： 等精度数字频率计的设计与实现 姓 名： 学 号： 院 系： 电子与信息工程系 专 业： 电子信息工程 指导教师： 时 间： 2012年6月 一、设计任务及要求： 1、设计任务： 设计一个等精度数字频率计。 2、要 求： 1、实现方案一：FPGA的数字系统设计； 实现方案二：SOPC实现方案（内嵌8051 CPU IP核/NOIS II MCU IP核）。 2、实时频率测量与数字显示。 3、手动单次测量/实时连续测量。 4、测量误差不大于1%。 指导教师签名： 年 月 日 二、指导教师评语： 该生在实训期间表现良好，完成了设计任务和要求。 指导教师签名： 年 月 日 三、成绩评定： 指导教师签名： 年 月 日 四、教研室意见： 教研室主任签名： 年 月 日 设计项目成绩评定表 设计报告书目录 一、设计目的 1 二、设计思路 1 三、设计过程 1 3.1、系统方案论证 1 3.2、模块电路设计 3 四、系统调试与结果 4 五、主要元器件与设备 6 六、课程设计体会与建议 6 6.1、设计体会 6 6.2、设计建议 7 七、参考文献 7 一、设计目的 1、熟悉电路的引脚安排。掌握芯片的逻辑功能及使用方法。了解面包板结构及其接线方法。了解的组成及工作原理。熟悉的设计与制作。1 所示的框图。图中CNT l 和CNT2 是两个可控计数器, 标准频率( fs ) 信号从CN Tl 的时钟输入端CLK 输入, 经整形后的被测信号( fx ) 从CNT 2 的时钟输入端CLK 输入。每个计数器中的CEN 输入端为使能端, 用来控制计数器计数。当预置闸门信号为高电平( 预置时间开始) 时, 被测信号的上升沿通过D 触发器的输入端, 同时启动两个计数器计数; 同样, 当预置闸门信号为低电平( 预置时间结束) 时, 被测信号的上升沿通过D 触发器的输出端, 使计数器停止计数。 图1 等精度数字频率计设计原理 系统硬件组成如图2： 图2 频率计硬件组成图 整个硬件系统由分频器、计数器1、计数器2、D 触发器等组成, 总体结构如图2 所示。计数器1 和计数器2 分别对标准信号和被测信号计数, D 触发器控制计数器开始计数和结束计数, 运算模块完成频率的计算。复位主要对分频器、计数器1 和计数器2 进行清零操作计算、显示6 部分组成, 具体流程如图 所示 图3 等精度数字频率计流程框图 控制信号由高电平转为低电平后, 在下一个基准信号的上升沿开始, 预置闸门信号由低电平变为高电平, 这时预置闸门开启, 基准信号和被测信号并不开始计数, 而是等到被测信号的上升沿到来时才开始计数, 当基准信号完成10000 个周期后, 预置闸门关闭, 这时实际闸门并不关闭, 而是等到被测信号的下一个上升沿到来再关闭, 这样实际闸门信号时间就是被测信号周期的整数倍, 被测信号和基准信号的计数是在实际闸门时间里计数, 实际闸门关闭以后停止计数, 把计数结果送入频率计算模块得到测量的频率值, 同时根据计数的结果显示是否欠量程或者超量程, 如果测量频率在测量范围内, 则显示计算模块得到的频率结果。 3.2、模块电路设计 1、等精度数字频率计计算测量电路如图2所示。 图4 等精度数字频率计计算测量电路 2、译码显示电路如图3所示。 图5 译码显示电路 四、系统调试与结果 1、组装等精度数字频率计电路。 2、进行引脚分配，并下载到DE2_70开发板上。 3、通过外接信号频率，或者信号源频率来检测等精度数字频率计的正确性和误差。 使用信号源时： 接DE2_70开发板上信号源IO_B6接口（33M信号经过512分频得到的信号） 时，数码管显示如下图： 图6 接信号源IO_B6时 接DE2_70开发板上信号源IO_B4接口（33M信号128分频信号）时，数码管显示如下图： 图7 接信号源IO_B4时 使用外接TTL信号时：用信号发生器产生正玄波信号接入DE2_70板子 信号发生器频率为126800HZ时，测频结果如下图。 图8 外接信号为126800HZ时 信号发生器频率为2030000HZ时，测频结果如下图。 图9 外接频率为2030000时 五、主要元器件与设备 软件QuartusⅡ和DE2_70开发板。 六、课程设计体会与建议 6.1、设计体会 通过这次对等精度数字频率计的设计与制作，让我了解用verilog HDL语言编写实际电路，也让我了解了关于等精度数字频率计的基本原