基于XilinxFPGA的数字系统设计初步课程计划.docVIP

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2017-09-16 发布于重庆
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基于Xilinx FPGA的数字系统设计初步课程计划第一天 Day1 时间课程主题 9:00-9:45 Xilinx FPGA简介 Xilinx FPGA开发工具-ISE 9:45-10:30 Verilog HDL简介组合逻辑的Verilog HDL编写 TestBench基本语法 10:30-10:40 休息 10:40-11:40 实验一数据选择器代码编写、综合和仿真在ISE中新建工程，编写一个多路选择器的Verilog代码，进行综合。再编写TestBench并进行仿真。 11:40-13:30 午餐休息 13:30-14:30 Verilog HDL语法介绍 14:30-14:40 休息 14:40-15:00 时序逻辑的Verilog HDL编写 15:40-16:40 实验二移位寄存器代码编写、综合和仿真在ISE中新建工程，编写一个移位寄存器的Verilog代码，进行综合。再编写TestBench并进行仿真。 15:40-17:00 交流答疑第二天 Day2 时间课程主题 8:30-9:15 频率计的设计思路结构分析 Atlys开发板资源分析 9:15-10:00 开发过程讨论 PicoBlaze特点及其使用方法介绍串口IP核介绍 10:00-10:10 休息 10:10-11:40 实验三使用PicoBlaze通过串口发送数据在Atlys开发板的FPGA中构建一个PicoBlaze软核和一个串口，软核通过8位并口向串口发送数据，而串口将数据传至PC。 11:40-13:30 午餐休息 13:30-14:30 PicoBlaze中断机理 PicoBlaze与串口模块如何连接 14:30-14:40 休息 14:40-15:00 如何编写PicoBlaze汇编程序 15:40-16:40 实验四 PicoBlaze 以中断方式读取数据在Atlys的FPGA中构建一个逻辑块、一个PicoBlaze软核和一个串口，由PicoBlaze以中断方式读取逻辑块中的数据，并通过8位并口向串口发送这些数据，而串口将这些数据传至PC。 15:40-17:00 交流答疑第三天 Day3 时间课程主题 9:00-10:00 FPGA时序逻辑设计状态机设计使用VerilogHDL编写状态机