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基于VHDL语言的ISE设计流程--对该设计进行行为仿真 选中Simulation选项 选中top.vhd，点击鼠标右键 选中New Source… 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 选择VHDL Module 输入”test”作为VHDL测试模块 的名字 点击“Next”按钮 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 点击“Next”按钮 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 点击“Finish”按钮 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 刚才的设计文件 生成的测试平台test.vhd模板文件 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 删除此段代码 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 添加此段代码 用于生成rst测 试信号 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 添加此段代码 用于生成clk测 试信号 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 展开ISim Simulator 双击Simulate Behavioral Model 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 点击“按钮”，直到出现窗口波形 仿真波形窗口 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 可以在控制台窗口，输入命令控制仿真的运行 输入run 1ms, 控制仿真运行时间到1ms 关闭整个仿真窗口,继续下面的设计, 为了将来在硬件上看到灯的变化所反映 的计数器的工作状态,需要在top.vhd设计文件,添加分频时钟部分代码, 基于VHDL语言的ISE设计流程--对该设计继续添加代码 选中Implementation 选中top.vhd, 并点击打开该文件 ,准备添加代码 基于VHDL语言的ISE设计流程--对该设计继续添加代码 添加内部信号量声明部分 添加分频计数器代码部分 添加分频时钟映射部分 基于VHDL语言的ISE设计流程--对该设计继续添加代码 将原来的clk改成 div_clk 何宾 Tel： email: 高等教育出版社 北京中教仪装备技术有限公司 高教社XILINX SOC竞赛培训系列课程 FPGA System Design Primer 北京中教仪装备技术有限公司 传统数字系统设计流程 设计目标 人工给出真值表 人工化简卡诺图 得到最简表达式 人工使用LSI电路实现 系统调试和验证 现代数字系统设计流程 设计目标 设计输入 功能级仿真 逻辑综合 时序仿真 系统调试与验证 entity lab1 is port(a,b,c : in std_logic; y : out std_logic); end lab1; architecture rtl of lab1 is begin y=a or (c and b); end rtl; 配置文件加载后，用 示波器、逻辑分析 仪、软件程序观察 综合后仿真 转换(Translate) 转换(Translate) 映射(Map) 适配(Fit) 布局和布线(PAR) 设计下载 CPLD设计 FPGA设计实现 CLB CLB CLB CLB 计 算 机 自 动 完 成 时序收敛 ISE13.1集成开发环境介绍--主界面介绍 源文件窗口 处理子窗口 脚本子窗口 工作区子窗口 基于VHDL语言的ISE设计流程 --一个数字系统的设计原理 外部50MHz时钟 分频器生成电路 1Hz时钟 3位的计数器 送给三个灯显示计数的值 基于VHDL语言的ISE设计流程--设计内容 使用ISE13.1完成一个数字系统的设计，其内容包括： 工程的建立； 三位计数器的设计； 设计综合和查看综合结果； 三位计数器设计仿真； 分频器的设计； 用户约束的添加和设计实现； 布局布线结果的查看； 设计下载到FPGA芯片 PROM文件的生成和下载到PROM中 基于VHDL语言的ISE设计流程 --启动ISE13.1软件 点击此处 方法1：在开始菜单下找到ISE的启动图标 方法2：在桌面上找到ISE图标，点击该图标启动ISE13.1软件 基于VHDL语言的ISE设计流程--新建工程 点击New Project… 基于VHDL语言的ISE设计流程--新建工程 输入工程名字：counter 工程所在的目录 点击“Next”按纽 基于VHDL语言的ISE设计流程--新建工程 产品范围(product category) 芯片的系列(Family) 具体的芯片型号(Device) 封装类型（Package）