基于PLL＋DDS接收机系统频率合成器的硬件实现.pdfVIP

第34卷 第3期 电 子 器 件 Vo1．34 No．3 2011年 6月 ChineseJournalofElectronDevices June2011 HardwareImplementationofReceiverSyetem FrequencySynthesizerBasedonDDSPLL ZHANGFuhong ，MAJiajia，ZHANGZhenqiang (SchoolofCommunicationEngineering，HangzhouDianziUniversity，Hangzhou310018，China) Abstract：ThepapertakestheadvantageofthePLLandDDS，usingthePLLandDDSmixingmethodtodesignthe hardwarecircuitofreceiversystem ~enquencysynthesizer．BytheaidofEDA softwareADSandADISimPLL．some keymodulesaredesignedandsimulated．Finally．the~equencysynthesizerhasbeen implementedwith Cadence． Testresultsshowthatthe~equencysynthesizerachievesthedesignobjectiveandthesystemhasgoodperformnace． Keywords：PLL：DDS；~equencysynthesizer；hradwarecircuit EEACC：1230 doi：10．3969／j．issn．1005-9490．2011．03．014 基于 PLL+DDS接收机系统频率合成器的硬件实现木 张福洪 ，马佳佳，张振强 (杭州电子科技大学通信工程学院，杭州310018) 摘 要 ：结合PLL和DDS的优点，设计出了基于PLL+DDS方案的接收机系统频率合成器的硬件电路。借助EDA软件ADS 和ADISimPLL软件对关键模块进行设计仿真。最后利用Cadence软件完成硬件电路的设计，测试结果表明该频率合成器达到 指标要求。 关键词：PLL；DDS；频率合成器；硬件电路 中图分类号 ：TN77 文献标识码 ：A 文章编号：1OO5—949O(2Ol1)03-0292-07 随着科学技术的发展，对信号性能指标的要求 1 总体方案介绍 越来越高，对信号频率稳定和准确度提出了更高的 要求。频率合成是将一个高稳定度和高精度的标准 接收机系统频率合成器结构如图1所示，主要 频率经过加、减、乘、除四则运算产生 同样稳定度和 由参考时钟，时钟分配单元、监控配置单元和本振输 精度的大量离散频率的技术。目前，频率合成方法 出单元组成。根据其结构图，在硬件设计时，采用了 主要有直接模拟频率合成 (DAS)、锁相式频率合成 主要的芯片如下表 1所示 。 (PLL)、直接数字频率合成 (DDS)以及它们以各种 表 1 频率合成器主要芯片选型 方式组合的技术。这几种技术各有优缺点，在设计 电路时经常要在带宽、频率捷变速度、频率分辨率、 频谱纯度、频率稳定度等要求中折中考虑，因此出现 了多种技术结合应用的混合式频率合成技术尤其是 将锁相式频率合成技术(PIJL)与直接数字频率合成 技术(DOS)结合起来实现高速频率捷变、高分辨率、 高频率稳定度和高频谱纯度的信号源，这项技术也 一 级本振输 出频率的变化通过改变 DDS的输 成为近几年频率合成领域的研究热点。本文结合 出频率来完成 ，DDS输 出频率 为 200MHz～400 DDS与PLL的优点，利用PLL和DDS混频方案设计 MHz。由于DDS输出频率范围