基于自偏置技术的低噪声锁相环研究.pdfVIP

第13卷 ，第2期 电 子 与 封 装 总 第l18期 VO1 13．NO 2 ELECTR0NICS PACKAGING 2013年2月 @ 基于自偏置技术的低噪声锁相环研究 曹羽欧l_，李章全 (1．上海交通大学微电子学院，上海200240；2．中芯国际集成电路制造 (上海)有限公司，上海201203) 摘 要：文中描述 了一种 自偏置型锁相环电路 ，通过采用环路 自适应的方法得到一个固定的阻尼系 数 乏以及带宽和输入频率的比值∞ ／CORE，从而保证环路的稳定。传统锁相环 电路设计需要一个固定 的电荷泵充放 电电流和固定的VCO增益，这样才能保持 系统的稳定性。但是 当工艺发展到深亚微米 尤其是65nm以下的时候，芯片的供 电电压都在1V以下且器件的二级效应趋于严重，此时要得到一 个固定的电流值或者固定的VCO增益是很 困难的。自偏置锁相环解决了这个问题 ，由于采用了自适 应环路的设计方法，使得系统受工艺、温度和 电压的影响非常小，而且锁定范围更大。可以广泛应 用于时钟发生器以及通信系统。芯片采用SMIC标准低 漏电55nmCMOS工艺制造，测试均方抖动为 3．8ps，峰一峰值抖动25ps。 关键词：自偏置锁相环 ；压控振荡器；低噪声 中图分类号 ：TN402 文献标识码：A 文章编号：1681—1070 (2013)02—0014—03 SelfBiasedPhaseLockedLoop CAOYuou一，LIZhangquan (1．ShangHaiJiaoTongUniversitySchoolofMicroelectronics，Shanghai200240，China； 2．SemiconductorManufacturingInternationalCorporation，Shanghai201203，China) Abstract：Thispaperdescribesaself-biasedPhaselockedloopcircuit(PLL)，byusingaloopadaptive methodtoobtainafixeddampingfactor亏andaconstantloopdynamics．Ingeneral，conventionalPLL circuitdesignrequiresafixedchargepumpcurrentandafixedgainofVCO tomaintainloopstability． However,whentheprocessdevelopmenttothedeepsub—micronespeciallybelow 65nm andthesupply voltageofthechiparebelow 1 thesecondaryeffectsofthedevicetendstobesevere．Itisdifficultto obtainafixedcurrentvalueorafixedVCO gain．Thispaperpresentsasolutionthatusingtheadaptiveloop togetawidelockingrangeandmaketheinfluenceofthesystem bytheprocess，temperatureandvoltage independent．Itiswidelyusedinsuchastheclockgeneratorandcommunicationsystem．Thischipwas fabricatedinSMICstandardlow—leakage55nlnCMOSprocess．Thetestresultshows_RMsof3．8ps，K_PK jitterof25p