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基于片内PLL实速扫描测试的实现∗ 1,2 1 1 1 范小鑫 李华伟 胡瑜 李晓维 （1. 中国科学院计算技术研究所先进测试技术实验室 100080 ） （2. 中国科学院研究生院信息科学与工程学院100039 ） {fanxiaoxin,lihuawei,huyu,lxw}@ict.ac.cn 摘要：实速测试在工业界中得到日益广泛的使用，对芯片进行实速测试可以有效检测出时 序相关的故障。如何提供实速测试所需要的高速时钟，是实速测试的一个难题。本文提出 了一种采用片内PLL 来提供实速测试时钟的方案，并在实际电路的实速测试中进行了实验， 最后给出了实验结果。 关键词：锁相环，实速测试，扫描测试，时延测试，可测试性设计 1 引言 随着现代集成电路工艺的改进，芯片的特征尺寸逐渐减小，芯片的规模和复杂度也增加，带来 的与测试相关的问题是时序故障的增加。为了保证交付到顾客手中的芯片质量，需要对测试进行改 进。仅仅通过改善固定型故障的覆盖率，仍然会有很多的时序方面的故障不可测，不能达到预期的 测试目标。 为了检测出制造过程中有缺陷的芯片，一般是采用基于固定型故障的扫描测试和有限数量的功 能测试，另外补充静态电流（IDDQ ）测试。这种方法通常能够高效的检测出大部分故障，包括一些 与时序相关的故障。然而随着芯片特征尺寸的减小，与时序相关的故障数目正在增加，同时功能测 试和IDDQ测试却面临着更大的困难。这是因为产生功能测试所需要向量和时间与芯片中的门数成指 数关系，因此功能测试效率变得很低。另一方面在 0.13μm或者更小的特征尺寸下，IDDQ测试很难区 分有缺陷的芯片的电流和正确的芯片的静态电流，因此很多公司也越来越少的依赖于IDDQ测试。一 些公司甚至在小特征尺寸的芯片上彻底的放弃了IDDQ测试。由于 0.13μm 以下的芯片会带来更多的时 序相关的故障，因此很有必要对芯片进行实速测试。例如：在一个微处理器可测性设计的研究表明 [1]，如果在测试流程中去除基于扫描的实速测试的部分，将会使得芯片的漏测率达到 3 ％，这个还 只是在一个 0.18μm 的特征尺寸上。 同时，由于芯片的时钟频率不断提高，目前已经达到GHz 级。如果从片外提供测试时钟，将面 临两个问题：一是能够提供 GHz 级测试时钟的测试仪价格十分昂贵，二是能够将 GHz 时钟信号准 确传入芯片的封装也非常昂贵，这都导致测试成本急剧上升。因此有必要从芯片内部提供实速测试 时钟。现在几乎所有的片上系统（SoC）都有锁相环（PLL ），为芯片提供高频率的时钟信号。过去， 因为存在时钟抖动、信号同步、以及在不同的制造工艺和运行环境带来的不稳定性等一系列问题， PLL 并未在高频率的实速测试中得到广泛应用。近年来，PLL 的设计和实现在取得了很大的改进， 例如采用单独的电源网络为 SoC 内部的PLL 供电，以减小对芯片电源线的噪声耦合。由于改进后的 PLL 具有很多先进的特性，例如低时钟抖动、可以产生 GHz 级的频率、改进的阶跃响应、较短的锁 定时间、宽摆幅以及自我校正的功能，PLL 已经广泛的应用在参数估计、倍频、频率测量以及参数 化的内建自测试（parametric BIST ）等领域。考虑到不断增长的测试速度的需要以及PLL 特性的不 断改善，基于 PLL 的测试就变得具有必要性和可行性了。 基于片内PLL来进行实速测试，已经在工业界中得到了广泛的使用。在文献[2]中，作者描述了 如何在Motorola 的第三代Coldfire处理器进行实速测试。在文献[3]中，则在第四代Coldfire处理器的测 ∗ 本文获得国家重点基础研究发展计划（973 计划/编号 2005CB321605）、国家自然科学基金项目（编资助。 1 试中提出了基于PLL产生捕获和锁存的扫描测试方案。在Motorola 的PowerPC系列MPC7400芯片中， 采用了片内PLL来产生时钟进行时延故障测试[4]。Eric Haioun等人就如何设计片内的时钟控制电路 来产生高速时钟，并对通路时延故障和跳变时延故障进行了测试[5]，Matth