片上系统芯片设计与静态时序分析.pdfVIP

维普资讯 cIPc 电《子电路与贴装~2004年第塑 席 系统癌席谖端 南静态畸痹务断 i 摘 要 在集成电路设计技术已进入第四代的今天，一个电子系统或分系统可以完全集成在一 ： 个芯片-C_k_，即系统芯片(soc)集成。随着设计规模增大、电路性能的提高和设计的复杂度大大增 加 ，相应地 ，对设计方法学提 出了更高的要求。 三 1．1lll ……．lllIIip,l…… lll… llIIIIIio,,1…… lll…IIl……．1t．… I1．|IlII… |IlIII…． l 引 言 难以保证足够的覆盖率 ，因而对片上系统芯片设计 已成为设计流程的瓶颈 ，所以必须有更有效的时序 在集成电路设计技术已进入第四代的今天，一 验证技术取代之 。 个电子系统或分系统可以完全集成在一个芯片之 上，即系统芯片(SOC)集成。随着设计规模增大、电 2 片上系统芯片的设计流程 路性能的提高和设计的复杂度大大增加 ，相应地 ， 片上系统集成 中越来越多地采用 DSP或 CPU 对设计方法学提出了更高的要求。 核的设计方法 ，得到了世界各国EDA专家 、学者的 传统的芯片设计 中，只考虑了门本身的延迟 ， 高度重视 。SOC的设计涉及到算法 、软件和硬件三 互连引起的延迟忽略不计 ，也正因如此，传统的设 方面问题。软硬件协 同设计技术允许在设计早期进 计流程可分为逻辑设计与物理实现两个相互独立 行软件和硬件的测试 ，及早地发现设计 问题 ，因而 阶段 ，芯片的设计考虑较简单。随着晶体管尺寸的 成为当前的研究热点。但在系统层次上的软硬件协 降低 ，门的速度越来越快 ，限制电路性能提高的主 同设计方法仍有待于进一步深入研究?因为按现有 要因素不再是开关速度 ，而是互连延迟。时钟频率 的一般软硬件协同设计方法 ，在确定系统结构并完 越高，互连线作为扇出负载引起的延迟在整个时序 成软硬件的划分之后 ，用行为模型、RTL级硬件语 预算中所 占的比例越大。深亚微米设计范围中互连 言描述和数据通道合成的方法来完成硬件设计 ，用 延迟占总延迟的60％～70％，因此精确地计算这部 手工汇编和编译器来实现软件 ，系统重要参数则通 分延迟在芯片设计中是十分重要的。同时高性能电 过对该软硬件划分的协同模拟获得。因此系统结构 路使得所有时序的容差都非常小，也对精确定位电 的确定十分关键 ，但 由于系统模型的多样性，人们 路各部分的延迟模型提出了更高的要求。另一方 不可能穷尽所有可能情况 ，也无法在系统级建立一 面 ，由于 EDA(电子设计 自动化)3-具实现过程中互 个良好的模型设计策略：这样 ，较低层次的软硬件 连延迟信息只有在物理实现后才能得到，而在深亚 优化结果就难 以保证完全符合整个系统优化的 目 微米芯片设计中，只有用实际的布图拓扑信息约束 标 。对于高层次的自动化综合 ，一般 自动化工具所 逻辑设计 ，才能得到准确 的时序。因此 ，为 了提高 采用的方法是首先根据系统的功能说明建立一个 芯片的设计效率 ，缩短设计周期 ，片上系统芯片设 控制数据流图，然后通过调度和定位得到一条合适 计 (往往采用深亚微米工艺)必须克服传统设计方 的数据路径。对于操作数量较低 ，芯片上功能单元 法中前端设计和后端设计相互分离的弊病。 较少的系统来说，该方法比较有效 但是对于诸如 另外，由于以往流行的动态时序验证是在验证 MPEG编码器韵系统芯片，由于其操作量十分 巨