数字系统设计实习报告报时式数字钟的设计.docVIP

数字系统设计实习报告 课题：报时式数字钟的设计 系别：电气工程及其自动化 班级： 学号： 姓名： 指导教师： 2014年6月27日 目录 前言。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。3 课程设计题目要求。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。4 设计方案。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。4 电路图.波形仿真图.及管脚锁定。。。。。。。。。。。。。。。。。。。。。。。。8 实习心得。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。10 参考资料。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。10 前言 软件介绍： Max+plusⅡ是HYPERLINK /view/3317625.htmAltera公司开发的第三代的PLD开发软件，提供的FPGA/CPLD开发集成环境，Altera是世界上最大HYPERLINK /view/333155.htm可编程逻辑器件的供应商之一。Max+plusⅡ界面友好，使用便捷，被誉为业界最易用易学的EDAHYPERLINK /view/37.htm软件。在Max+plusⅡ上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。 Max+plusⅡ开发系统的特点： 1、开放的界面 Max+plusⅡ支持与Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。 2、与结构无关 Max+plusⅡ系统的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和ClassicHYPERLINK /view/333155.htm可编程逻辑器件，提供了世界上唯一真正与结构无关的可编程HYPERLINK /view/2955027.htm逻辑设计环境。 3、完全HYPERLINK /view/2236379.htm集成化 Max+plusⅡ的设计输入、处理与较验功能全部集成在统一的开发环境下，这样可以加快HYPERLINK /view/3111033.htm动态调试、缩短开发周期。 4、丰富的设计库 Max+plusⅡ提供丰富的库单元供设计者调用，其中包括74系列的全部器件和多种特殊的逻辑功能（Macro-Function）以及新型的参数化的兆功能（Mage-Function）。 5、模块化工具 设计人员可以从各种设计输入、处理和较验选项中进行选择从而使设计环境用户化。 6、硬件描述语言（HDL） Max+plusⅡHYPERLINK /view/37.htm软件支持各种HDL设计输入选项，包括VHDL、Verilog HDL和Altera自己的硬件描述语言AHDL。 7、Opencore特征 Max+plusⅡHYPERLINK /view/37.htm软件具有开放核的特点，允许设计人员添加自己认为有价值的宏函数。 课程设计题目要求： 设计并制作一台能显示小时、分、秒的数字钟。具体要求如下： 完成带时、分、秒显示的24h计时功能； 能完成整点报时功能，要求当数字钟的分和秒计数器计到59min51s时，驱动音响电路，四高一低，最后一声高声结束，整点时间到； 完成对“时”和“分”的校时，并能对秒计数器清零。 设计方案： 1 数字钟的原理及组成框图 该数字钟由振荡器，分频器，秒计数器，分计数器，时计数器，校时电路，报时电路，显示电路，消抖电路等几部分组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实现。将标准秒脉冲信号送入“秒计数器”，该计数器采用60进制计时器。每累计60s发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60min，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计数器，可实现对一天24h的累计。整点报时电路是根据计时系统输出状态产生一个脉冲信号，1 数字钟的原理及组成框图 该数字钟由振荡器、分频器、秒计数器、分计数器、小时计数器、校时电路、报时电路和显示电路等几部分组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精