VHDL概述VHDL的语言要素VHDL的基本结构VHDL的句法常.ppt

VHDL概述 VHDL的语言要素 VHDL的基本结构 VHDL的句法 常见模块的VHDL程序 第一部分 VHDL 概述 VHDL的含义 VHSIC (Very High Speed Integrated Circuit) Hardware Description Language VHDL历史 1982年， 诞生于美国国防部赞助的VHSIC项目 1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 ，即IEEE-1076（简称87版) 1993年，IEEE对VHDL进行了修订，公布了新版本的VHDL，即IEEE标准的1076-1993（1164）版本 1996年，IEEE-1076.3成为VHDL综合标准 VHDL特点 与其他的硬件描述语言相比，VHDL具有更强的行为描述能力 VHDL丰富的仿真语句和库函数，使得在设计的早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟 VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能 对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表 VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计 VHDL与其他HDL比较 VHDL—“告诉我你想要电路做什么，我给你提供能实现这个功能的硬件电路” Verilog—和VHDL类似 ABEL、AHDL—“告诉我你想要什么样的电路，我给你提供这样的电路” 典型的综合流程 典型的仿真流程 第二部分 VHDL的语言要素 数据对象—常数 指在设计中不会变的值 改善代码可读性，便于代码修改 必须在程序包、实体、构造体或进程的说明区域加以说明 一般要赋一初始值 保留字——CONSTANT例： CONSTANT Width : Integer :=8 数据对象－信号 可代表连线、内连元件、或端口 用“=”来给信号赋值 SIGNALSIGNAL Count: Bit_Vector(3 downto 0); IF Rising_Edge(clk) THEN Count=Count+1; END IF; 信号在Package、Entity、Architecture 中声明 数据对象－信号 信号举例 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY zuhe IS PORT(a, b, c, d : IN Std_Logic; g : OUT Std_Logic); END zuhe; ARCHITECTURE one OF zuhe IS SIGNAL e，f : Std_Logic; BEGIN e = a or b; f=not(c or d); g =e and f; END ; 信号赋值 SIGNAL temp : Std_Logic_Vector (7 downto 0); 整体赋值:temp = ;temp = x”AA” ; 逐位赋值:temp(7) = ‘1’; 多位赋值: temp (7 downto 4) = “1010”； 数据对象—变量 仅用于进程和子程序 必须在进程和子程序的说明性区域说明 不能表达连线和存储元件 保留字——VARIABLE VARIABLE tmp : Bit; tmp:=‘1’; 变量赋值 整体赋值：temp := ;temp := x”AA” ; 逐位赋值：temp(7) := ‘1’; 多位赋值temp (7 downto 4) := “1010”; 信号和变量的作用范围 信号和变量的区别 数据类型 BIT ：位类型，其值只能为 ‘0’或 1‘ BIT_VECTOR ：位矢量类型，包含一组位类型 BOOLEAN：布尔类型，其值可为 ‘TRUE’或‘FALSE’ INTEGER：整型，范围为-214783647到214783647（232），综合时，要对范围加以限制。常用于循环语句的循环次数、常量、数学函数或模式仿真 Natural：自然数类型，整型的子类型，含零和正整数 Positive：正整数类型，整型的子类型，含非零和非负整数 REAL：浮点类型，范围为：-1.0E38到1.0E38很多综合器不支持该类型 数据类型 枚举类型：用户定义的数据类型例： TYPE traffic_light IS (red, yellow,green ) TYPE int IS RANGE 0 TO 100 数组类型：分一维数组和二维数组，限定性和非限定性数组例： TYPE Bit_Vec