第5章 基于FPGA的DSP开发(二)【单片机课件】.pptVIP

第5章基于FPGA的DSP开发 5.2.3 使用SignalCompiler进行从算法到硬件实现 在Matlab中完成仿真验证后，就要把设计转换到硬件上加以实现。通过DSP Builder可以获得针对特定FPGA芯片的HDL代码。 1. 分析模型 双击SinOut模型中的”SignalCompiler”图标启动DSP Builder，出现如下的窗口： 2. 设置SignalCompiler 在SignalCompiler窗口中，要进行一些必要的设置。SignalCompiler窗口大致上可以分为3个功能部分： 左上为项目设置选项——Project Setting Options； 右上为硬件的编译流程——Hardware Compilation； 下方为信息框——Messages。 SingalCompiler的设置集中在项目设置选项部分。 在Device下拉选择框中选择目标器件的系列。这里只能选择器件的系列，不能指定具体的器件型号，这需要由Quartus II自动决定使用该器件系列中的某一个具体型号的器件，或在手动流程中由用户指定。 在Synthesis（综合）下拉选择框中，可以选择综合器，共有3个选项： Mentor的LeonardoSpectrum综合器； Synplicity的Synplify综合器； Altera的Quartus II，Quartus II是FPGA/CPLD的集成开发环境，其内含综合功能。 在Optimization（优化）下拉选择框，指明在综合、适配过程中的优化策略，是优先对面积（Area）优化还是速度优化（Speed）的选择，即资源占用优先还是性能优先。 项目设置选项部分的下部是一些选项页，包括下面的内容： Main Clock：系统主时钟的周期的设置； Reset：系统复位信号的设置； Signal Tap II：嵌入式逻辑分析仪的设置； Testbench：仿真测试文件生成的选择； SOPC info: SOPC相关设置。 Main Clock的缺省值为20ns，即对应50MHz的频率。如果要使用第三方的仿真软件（如ModelSim）则在Testbench页中，选中”Generate Stimuli for VHDL Testbench.”，生成第三方VHDL仿真软件的激励测试文件。如若不然不要选择此选项，选择此选项的话，simulink运行会比没选中此选项的情况下慢很多。 3. 把模型文件Mdl转化成VHDL文件 完成上面的设置之后，信息窗口会提示用户进行Mdl文件到VHDL文件的转换操作。 点击 1. Convert MDL to VHDL的图标，执行mdl模型文件到VHDL文件的转换。转换完成后，Message框中会出现如下的提示 Generated top level file ‘Sinout.vhd’ Completed MDL to VHDL conversion See ‘Sinout_DspBuilder_Report.html’ report file for additional information 以上提示说明了：产生了Sinout.vhd的顶层文件，完成了mdl文件到VHDL文件的转换，更多的信息，参看Sinout_DspBuilder_Report.htm文件，点击Report File按钮即可。 4. 综合 单击步骤2的图标，执行综合过程，这里选择的综合工具是Quartus II，综合后生成Atom Netlist（网表）文件，以供第三步适配过程使用。综合过程完成之后，信息框中会给出此项目的一些信息：如器件的系列，使用的逻辑宏单元的数目、触发器的数目、引脚数、RAM容量等。详细的信息也是参照上面提到的项目报告文件。 5. Quartus II适配 单击步骤3的图标，调用Quartus II完成编译适配过程，生成编程文件：pof文件和sof文件。 单击Report按钮，查看详细的报告信息。以上的三个步骤可以分开单步执行，也可以点击’execute steps 1,2 and 3”，一步执行。 6. 编程 完成了以上三步操作之后，program device的图标由不可用编程可用（由灰变亮），连接好硬件便可以进行下载了。但在下在之前，还要做一些必要的仿真和测试：使用ModelSim进行RTL级仿真，使用Quartus II 进行时序仿真，进行硬件测试等。 5.2.4 使用ModelSim进行RTL级仿真 在Simulink中已经对模型进行过仿真验证，但是是属于系统级的验证，并没有对生成的VHDL代码进行过仿真。事实上，由Mdl文件转化而来的VHDL描述是RTL级的，而在simulink中的模