EDA技术第08-2讲基本逻辑电路设计.pptVIP

4.10.1 基本组合逻辑电路设计 介绍以下几种典型的组合逻辑电路设计 1）基本门电路设计 2）常见的编码器设计 3）常见的译码器设计 4）逻辑运算电路设计 1、基本门电路设计 基本门电路用VHDL语言来描述十分方便。为方便起见，在下面的两输入模块中，使用VHDL中定义的逻辑运算符，同时实现一个与门、或门、与非门、或非门、异或门的逻辑。 【例】 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY GATE IS PORT (A，B：IN STD_LOGIC； YAND,YOR,YNAND,YNOR,YXOR：OUT STD_LOGIC)； END GATE； ARCHITECTURE ART OF GATE IS BEGIN YAND=A AND B； --与门输出 YOR=A OR B； --或门输出 YNAND=A NAND B； --与非门输出 YNOR=A NOR B； --或非门输出 YXOR=A XOR B； --异或门输出 END； 2、编码器设计 4-2线优先编码器设计(输入高电平有效，输出高电平有效） library ieee; use ieee.std_logic_1164.all; entity encoder_4 is port( in0,in1,in2,in3: in std_logic; out0,out1: out std_logic ); end; architecture bh of encoder_4 is signal ou: std_logic_vector(1 downto 0); begin ou=11 when in3=1 else 10 when in2=1 else 01 when in1=1 else 00; out1=ou(1); out0=ou(0); end; 以上只是对4-2优先编码器的一种描述，用when-else 语句实现，试想如果我们采用顺序语句来实现，应该怎样实现？？ 3、译码器设计（以8421BCD码到7段码译码器为例） library ieee; use ieee.std_logic_1164.all; entity bcd_ymq is port(a_in: in std_logic_vector(3 downto 0); q: out std_logic_vector(6 downto 0)); end; architecture bh of bcd_ymq is begin process(a_in) is begin case a_in is when 0000= q=1111110; when 0001= q=0110000; when 0010= q=1101101; when 0011= q=1111001; when 0100= q=0110011; when 0101= q=1011011; when 0110= q=1011111; when 0111= q=1110000; when 1000= q=1111111; when 1001= q=1111011; when others= q=0000000; end case; end process; end; 4、逻辑运算电路设计 1）加法器设计 2）乘法器设计 加法器设计（以4位2进制全加器设计为例） 设计原理： 采用竖式加法，ca为中间进位值： 1位全加器输入a,b,cin,输出s,cout 满足如下关系： s=a xor b xor c; cout=ab + bc + ac; 具体实现的源程序如下： library ieee; use ieee.std_logic_1164.all; entity adder_4 is port(a,b: in std_logic_vector(3 downto 0); cin: in std_logic; c: out std_logic_vector(3 downto 0);