手机基带芯片中锁相环时钟产生电路设计.pdf

摘要 锁相环电路在数据通讯集成电路中有着广泛的应用，它可以作为时钟产生电 路、时钟数据恢复电路以及频率倍增器等的核心电路。因此，锁相环的研究以及 设计有着极其重要的意义。 在片上系统中，数字电路的规模变得越来越大，时钟频率越来越快。当大规 模数字电路切换翻转时，会在芯片的电源和衬底上产生严重的噪声，这些噪声以 及锁相环电路本身固有的器件噪声将共同影响锁相环的性能。锁相环的输出时钟 的周期会受噪声的影响而发生瞬态的变化，这种变化在时域上被称作时钟抖动， 而在频域上被称作相位噪声。 锁相环电路的设计要综合考虑电路的稳定性、锁定时间、输出频率、对噪声 的抑制能力以及功耗、面积等指标。本文将从这些性能指标的折衷考虑对锁相环 时钟产生电路的设计展开讨论。 对于成熟的电荷泵锁相环结构，本文将从系统的角度讨论如何减小锁相环的 噪声。接着将讨论各个子模块的设计优化。在锁相环系统中，电荷泵以及压控振 荡器产生的噪声对系统的噪声贡献最大，本文将着重讨论这两个子模块的设计， 并对电荷泵死区问题、电流不匹配问题以及压控振荡器的低噪声设计等问题作了 一定的研究。 最后本文的设计在TSMc90纳米、低功耗工艺上流片并测试。在1．2V电源电 压下，锁相环锁定时，压控振荡器振荡频率为1．56GHz，锁相环输出时钟频率为 抖动的峰峰值为320ps，对周期的百分比为2％。 关键词：锁相环电荷泵锁相环电流匹配环形振荡器时钟抖动相位噪声 中图分类号：TN4 1．2主要工作和项目特点 本文主要介绍了基于cMOS电荷泵锁相环的时钟产生电路的设计和工程实现。 本项目采用了台积电90纳米低功耗混合信号工艺(TSMc90LP)，设计了一个频率 Jitter)为317ps(分频到65MHz时的测量值)的电荷泵锁相环。 本文将详细介绍电荷泵锁相环的系统结构，稳定性分析。还将详细介绍各个 子模块尤其是压控振荡器和电荷泵模块的参数选取的考虑，电路结构以及仿真结 果。 本项目设计的时钟产生电路的特点有： 1．低功耗。采用TSMC90nmLP工艺，工作在L2V电源电压下，典型情况下 Corner)消耗2IIlA电流。 (Tipical 2．多频率。压控振荡器工作在1．56GHz频率，亦即锁相环锁定在1．56GHz 55％之间。 3．低抖动。由本文所介绍的锁相环产生的时钟抖动或者说相位噪声比较低， 其抖动峰峰值(peak—peak)只占时钟周期值的2％，满足多媒体手机基带处理器的 时钟要求。 1。3论文内容安排 本文各章内容安排如下：第二章介绍电荷泵锁相环(cPPLL)的基本结构和系 统的稳定性分析和系统设计，并简单的介绍各个子模块对cPPLL输出时钟的噪声 贡献以及各自的设计考虑。第三章详细介绍压控振荡器的设计，以及仿真结果。 方案。第五章介绍数字部分的一些电路设计，比如高速的频率除法器和锁定检测 电路等。第六章展示一些本电荷泵锁相环的整体仿真结果和流片后的芯片测试结 果。第七章为总结。 4 第二章 电荷泵锁相环基本架构和系统设计 锁相(phaselocking)的概念是在19世纪30年代提出的，而且很快在电子学 和通信领域中获得广泛应用。尽管基本锁相环自其出现之日其几乎保持原样，但 是使用不同技术制作及满足不同应用要求的锁相环的实现一直给设计者提出挑 战，作为时钟生成器工作的锁相环与蜂窝无限电话中使用的频率合成器十分相 似，但实际电路缺有所不同。本章主要介绍电荷泵锁相环的基本原理及其系统考 虑。 2．1锁相环(PLL)原理 2。1．1 PLL基本原理 锁相环是把输出相位和输入相位相比较的负反馈系统。它主要由鉴相器 filter)和压空振荡器(VCO)组成。如图 (phasedetector)、环路滤波器(100p 2．1所示，当VCO的输出时钟的相位和参考时钟的相位存在一个相位差△m时， 这个相位差经由鉴相器产生一个与之成正比关系的电压VPD，这个电压再经由滤 波器虑除高频分量后得到一个直流成分的电压VcoNT，这个增加(或者减少)的 vc0NT将控制振荡器VcO的时钟输出，使其时钟相位(亦即频率)增加或者减 少，从而与参考时钟相同，达到锁相的目的。 y．^