深亚微米大规模高速逻辑电路时钟策略的的研究.pdfVIP

17710 掣塑叫l叫l哕哕{坩l增Y21 论文题目：深亚微米大规模高速逻辑电路时钟策略研究 学科名称：微电子学与固体电子学 研究生：吕楠 签名： 指导教师：余宁梅教授 签名： 摘 要 随着集成电路设计不断向着大规模、高频率、低功耗方向的发展，对于时钟布线的深 层次要求成为了集成电路自动化设计的一个重要课题。在深亚微米阶段，集成电路设计中 互连线时延已经成为了主要的延迟因素，电路的性能越来越依赖于时钟线网的性能。面对 当前数GHz的时钟频率，如何将时钟信号精确的分布到芯片的任何一个时钟单元已经成 为了当今高性能超大规模集成电路设计以及EDA工具设计亟待解决的问题之一。 首先，本文分析了深亚微米工艺下特征尺寸变化对于时钟布线的影响。在研究现有的 互连线时延模型