二次Booth编码的大数乘法器设计.pdfVIP

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2017-09-03 发布于湖北
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二次Booth编码的大数乘法器设计.pdf

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维普资讯竖：清华大学学报 (自然科学版)2007年第 47卷第 10期 32／40 CN 11—2223／N JTsinghuaUniv(SciTech)，2007，Vo1．47，No．10 1681—1684 二次 Booth编码的大数乘法器设计颜晓东，李树国 (清华大学微电子学研究所，北京 100084) 摘要：为了解决现有信息安全公钥签名算法存在的对大现高速RSA、ECC根本所在。大数乘法器是实现大量模乘运算处理速度不快的问题，提出了一种高阶Booth编数乘法运算的核心部件。通常RSA、ECC公钥密码码的大数乘法器结构和二次编码的Booth64线性变换式。体制密钥较长，存在大量的大数乘法运算。因此，必二次编码既减少了部分积个数，也减少了高阶Booth编码预须依靠高速大数乘法器来完成大数乘法运算。计算奇数倍的被乘数个数。基于此结构和编码，用Verilog 大数高速乘法器通常采用并行结构，一般分为代码设计了570X570b流水线乘法器。基于 SMIC0．18／zrn 部分积产生，部分积压缩和最后的进位传播相加 3 工艺，综合表明电路的关键路径延时为 5．8as，芯片面积小个阶段。在部分积产生阶段，改进的Booth算法将于 30mm 。可用于高性能的整数因子分解算法(RSA)2048 b、椭圆曲线算法(ECC)素数域 512b芯片的实现。乘数进行压缩编码，以减少部分积的产生个数，加快部分积的压缩速度。更高阶Booth算法的部分积压关键词：乘法器；Booth编码；模乘；RSA算法缩率更大，但需要预计算奇数倍被乘数也就更多，从中图分类号：TN402 文献标识码：A 而限制了高阶Booth算法的应用。文章编号：1000—0054(2007)10—1681—04 本文提出的二次Booth64编码是在高阶Booth 64编码基础上，再次进行线性变换编码。这样可以 Algorithm andcircuitdesign for 减少计算奇数倍被乘数，只需预计算 3倍的被乘数。 secondaryBooth encodedm ultiplier 1 现有改进的Booth算法 YAN Xiaodong，LIShuguo 乘法器的运算可以概括为 2个步骤。一是产生 (InstituteofMicroelectroni