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电子发烧友 电子技术论坛 基金颁发部门：江苏省科技厅；项目名称：系统集成芯片（SOC）中IP 模块的设计与验证方法研究；编号：BK2007026 基金申 请人:于宗光 0.35um 标准单元版图库的设计技术研究及实现 1 2 3 4 5 李鉴 于宗光 黄义定 万书芹 石振岩 (1 南阳理工学院473004；2 中国电子科技集团58 研究所 214035；3 南阳师范学院 473062;4 江南大学214122；5 邓州市第一职 业高中474150) 【摘要】单元库中最重要的是版图库。在0.35um 标准单元的整个建库过程中，通过Cadence,Synopsys 等设计工具的应用，重 点解决在建版图库中，使改进了的建库技术能够更加科学、合理、实用，从而优化标准单元的高度和标准单元的宽度，并且优 化布线;通过了设计规则检查、电学规则检查和版图与电路图对照的验证，达到芯片面积减小的目的。 关 键 词 0.35um 标准单元库;高度;版图库;优化;宽度 中图分类号 TN402 文献标识码 A Creating Library Technology of 0.35um Standard Cell Layout Library and Implement 1 2 3 4 5 Li Jian , Yu Zongguang ，Huang Yiding , Wan Shuqin ，Shi Zhenyan (1 Nanyang Institute of Technology, 473004; 2 The 58th Research Institute of China Electronic Technology Group 214035 ；3 Nanyang Normal University, 473062; 4 Southern Yangtze University, 214122 ;5 No.1 Vocation High School of Dengzhou City, 474150) Abstract ：Layout library is important in the standard cell library. Cadence and Synopsys are used in creating 0.35um standard cell library .The emphasis is improving creating library technology in layout library, such as optimizing cell widths and optimizing cell heights ,furthermore, optimizing routing. Design Rules Check and Electrical Rules Check and Layout verse Schematics are verified. To do this minimizes chip size. Key words ：0.35um standard cell library;height; layout library; optimizing; width 1 引言 在市场竞争日趋激烈的今天，随着单片集成电路集成度和工作速度的提高，更加要求能 够在最短的时间周期内，设计开发出高集成度和高速度的各种专用集成电路。因此，有经济 和实力的集成电路设计公司及加工厂家，都应该拥有自己的标准单元库。 1.1 建库背景 单元库是 ASIC 设计的关键部分。对于可编程 ASIC 而言，FPGA 以成套设计工具形式 提供逻辑单元库，通常用户没有其他选择，其费用一般为几千美元。