音乐发生器的设计实验.docVIP

音乐发生器的设计实验 设计并调试好一个能产生”梁祝”曲子的音乐发生器，并用EDA实验开发系统（拟采用的实验芯片的型号可选Altera的MAX7000系列的 EPM7128 CPLD ，FLEX10K系列的EPF10K10LC84-3 FPGA， ACEX1K系列的 EP1K30 FPGA，Xinlinx 的XC9500系列的XC95108 CPLD，Lattice的ispLSI1000系列的1032E CPLD）进行硬件验证。 设计思路 根据系统提供的时钟源引入一个12MHZ时钟的基准频率，对其进行各种分频系数的分频，产生符合某一音乐的频率，然后再引入4HZ的时钟为音乐的节拍控制，最后通过扬声器放出来。 -- Songer.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY Songer IS PORT (CLK1 : IN STD_LOGIC; --12MHZ CLK2 : IN STD_LOGIC; --4HZ SPKOUT : OUT STD_LOGIC); END; ARCHITECTURE one OF Songer IS COMPONENT NoteTabs PORT ( clk : IN STD_LOGIC; ToneIndex : OUT INTEGER RANGE 0 TO 15 ); END COMPONENT; COMPONENT ToneTaba PORT ( Index : IN INTEGER RANGE 0 TO 15; Tone : OUT INTEGER RANGE 0 TO 16#7FF#--16#3FFF#); END COMPONENT; COMPONENT Speakera PORT (clk : IN STD_LOGIC; Tone : IN INTEGER RANGE 0 TO 16#7FF#;--16#3FFF#; SpkS : OUT STD_LOGIC); END COMPONENT; SIGNAL Tone : INTEGER RANGE 0 TO 16#7FF#;--16#3FFF#; SIGNAL ToneIndex : INTEGER RANGE 0 TO 15; BEGIN u1 : NoteTabs PORT MAP (clk=CLK2, ToneIndex=ToneIndex); u2 : ToneTaba PORT MAP (Index=ToneIndex, Tone=Tone); u3 : Speakera PORT MAP (clk=CLK1, Tone=Tone, SpkS=SPKOUT); END; -- Speakera.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY Speakera IS PORT ( clk : IN STD_LOGIC; Tone : IN INTEGER RANGE 0 TO 16#7FF#; SpkS : OUT STD_LOGIC); END; ARCHITECTURE one OF Speakera IS SIGNAL PreCLK : STD_LOGIC; SIGNAL FullSpkS : STD_LOGIC; BEGIN DivideCLK : PROCESS(clk) VARIABLE Count4 : INTEGER RANGE 0 TO 15; BEGIN PreCLK = 0; IF Count4 11 THEN PreCLK = 1; Count4 := 0; ELSIF clkEVENT AND clk = 1 THEN Count4 := Count4 + 1; END IF; END PROCESS; GenSpkS : PROCESS(PreCLK, Tone) VARIABLE Count11 : INTEGER RANGE 0 TO 16#7FF#; BEGIN IF PreCLKEVENT AND