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目录 数字钟的功能要求 设计分析 数字钟主体电路的设计 Quartus II软件的使用方法 详细步骤 7段码显示的译码电路 Altera DE2实验板简介 常用引脚列表 电路的编译与适配 下载、验证 实验任务 参考资料 2. 设计分析 3. 数字钟主体电路的设计 ① 模24计数器的Verilog HDL设计（counter24.v） 小时计数器的计数规律为 00—01—…—22—23—00…，即在设计时要求 小时计数器的个位和十位均按BCD码计数。 ② 模60计数器的Verilog HDL设计（counter60.v） 分和秒计数器的计数规律为 00—01—…—58—59—00… ，可见个位计数器从0~9计数，是一个10进制计数器；十位计数器从0~5计数，是一个六进制计数器。可以先分别设计一个十进制计数器模块（counter10.v）和一个六进制计数器模块（counter6.v），然后将这两个模块组合起来，构成六十进制计数器。 ③ 数字钟主体电路设计与仿真 数字钟主体电路（top_clock.v）包括正常计时和对时间进行校正两部分电路。 功能仿真波形图 4. Quartus II 软件的使用方法 5. 详细设计步骤 以设计10进制加法计数器为例，使用Verilog HDL方式来完成输入。设计输入包括以下步骤： （1）新建一个工程 【1】