实验三序列检测器的设计.docVIP

实验三 序列检测器的设计 一、实验目的 1、掌握QUARTUSII设计工具进行电子设计的基本流程。 2、了解可编程器件设计的全过程。 二、 实验内容 序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，这在数字信号领域有广泛的应用。现要求设计一个8位的序列检测器，在检测过程中，任何一位不相等都将回到初始状态重新开始检测；当一串待检测的串行数据进入检测器后，若此数在每一位的连续检测中都与预置的密码相同，则输入“A”，否则输出“B”，并进行硬件验证。 三、实验条件 QUARTUSII软件，GW48试验箱，计算机。 四、实验设计 （2）VHDL源程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY CHECK IS PORT(DIN,CLK,CLR:IN STD_LOGIC; D: IN STD_LOGIC_VECTOR( 7 DOWNTO 0); AB:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ENTITY CHECK; ARCHITECTURE ART OF CHECK IS SIGNAL Q:INTEGER RANGE 0 TO 8; BEGIN PROCESS (CLK,CLR) BEGIN IF CLR=1 THEN Q=0; ELSIF CLKEVENT AND CLK=1 THEN CASE Q IS WHEN 0=IF DIN=D(7) THEN Q=1;ELSE Q=0;END IF; WHEN 1=IF DIN=D(6) THEN Q=2;ELSE Q=0;END IF; WHEN 2=IF DIN=D(5) THEN Q=3;ELSE Q=0;END IF; WHEN 3=IF DIN=D(4) THEN Q=4;ELSE Q=0;END IF; WHEN 4=IF DIN=D(3) THEN Q=5;ELSE Q=0;END IF; WHEN 5=IF DIN=D(2) THEN Q=6;ELSE Q=0;END IF; WHEN 6=IF DIN=D(1) THEN Q=7;ELSE Q=0;END IF; WHEN 7=IF DIN=D(0) THEN Q=8;ELSE Q=0;END IF; WHEN OTHERS=Q=0; END CASE; END IF; END PROCESS; PROCESS(Q) BEGIN IF Q=8 THEN AB=1010; ELSE AB=1011; END IF; END PROCESS; END ARCHITECTURE ART; （3）管脚锁定 实验设备：CW48系统；试验芯片：EP1C6/12Q240； 试验模式：NO.8； 五、实验结果及总结 （1）系统仿真情况 （2）硬件验证情况 D CLK 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 CLR 0 DIN 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 AB 1001 1010