实验四：序列发生器与检测器的设计.docVIP

南昌大学实验报告 学生姓名： 学号： 专业班级： 实验类型:□验证 □综合 ▉设计 □创新 实验日期： 11.16__ 实验成绩: 实验四 序列信号发生器检测器设计 1、了解序列检测器的工作原理。 2、掌握时序电路设计中状态机的应用。 3、进一步掌握用 VHDL 语言实现复杂时序电路的设计过程。 实验内容 要求用状态机实现串行序列检测器的设计，先设计原理图输入法序列信号发生器，0111010011011010；再检测检测到串行序列11010则输出为“1”，否则输出为“0”，并对其进行仿真和硬件测试。 1、序列检测器用于检测一组或多组有二进制码组成的脉冲序列信号。这种检测要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到相应状态，重新开始检测。2、在实验箱上验证时，设计的输入可用脉冲键+琴键组合输入任意序列，并用LED灯显示出来，随后将检测到的11010数目用静态数码管显示出来。该电路的核心部分就是状态机转换检模块，通过VHDL语言的CASE-WHEN顺序语句判断输入条件来选择某一状态的执行，达到以此判断执行的效果。其中状态转换图如下4-3所示。 图4-3 序列信号检测器状态转换图 由图可以看出，初始状态为S0，当检测到输入的序列为1时，状态跳转至S1；在S1状态下，当检测到0时跳转至S0，检测到1时跳转至S2；在S2状态下，当检测到0时跳转至S，检测到1时跳转至S；在S3状态下，当检测到时跳转至S4，检测到时仍跳转至S；在S4状态下，当检测到0时跳转至S，检测到时跳转至S；在S5状态下，当检测到0时跳转至S，检测到1时跳转至S；即实现了对序列“”的检测。 1、 打开 QUARTUSII 软件，新建一个工程。取名为wanexp20； 2、在该工程目录下，建立六个VHD文件，编辑六个功能模块程序，分别实现六种不同功能，其实验程序如下所示 --------------------------------------------------------------------------------------------------------------- -- 实验名称:序列信号发生器与检测器设计 -- 参考自课本 -- 共分为6个进程 -- 实验日期: 2012-11-16 ------------------------------------ -- 进程p1； -- 实验共能是分频； -- clk为输入10khz时钟信号，clk1hz为分频输出1hz信号； library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity p1 is port(clk:in std_logic; clk1hz:out std_logic ); end p1; --------------------------------------------------- architecture behave of p1 is signal Clk_Count1 : std_logic_vector(13 downto 0); begin process(clk) begin if(Clkevent and Clk=1) then if(Clk_Count110000) then Clk_Count1=Clk_Count1+1; else Clk_Count1=00000000000001; end if; end if; end process; Clk1Hz=Clk_Count1(13); end behave; ----------------------------------------------------------------------------