关于FPGA中亚稳态现象.doc

第一章 绪论 1.1 论文产生的背景 对于研发人员来说，可靠性是必须保证设计目标之一。为了验证系统的可靠性，在出厂前都会进行大量的整机测试，包括常温测试、高低温测试外场测试，这些测试需要耗费大量的人力物力对于开发人员来说，通常这个阶段出现的问题也是最头疼的，因为很多属于偶发性故障，难以复现比如芯片初始化失败，或者运行系统突然发生复位，或者网口突然发生阻塞，或者常温下的通过指标，在进行高低温的时候出现了恶化。整机测试不同于平时的单板测试，测试手段受到很多限制。比如由于单板装入了机壳，就不能使用JTAG口进行实时监测，也不能使用示波器排查。但是如果在开发初期设计者对系统的各个环节进行认真的评估，充分了可靠性，那么在面对测试阶段层出不穷的故障时能轻松一些。 几乎所有的资料都推荐使用同步设计，因为同步设计可以保证时钟触发避开输入数据的区域，也就避免了不稳定。的确，实际中复杂逻辑电路均采用同步设计，FPGA厂家也只对客户的同步设计给予技术支持。但是同步设计并非不需要考虑异步问题，因为绝大多数的设计都需要与外界通信，比如的FPGA的外围设备包括CPLD、CPU、DSP和，这些的时钟与时钟没有任何关系。每次FPGA与这些外围设备通信都面临着失败的风险，如何降低故障率是个难点。本文将异步信号对同步系统的影响进行详细的理论分析并结合FPGA实际设计经验介绍几种解决方法 1.2 发展历史 输入数据与采样时钟发生沿打沿()的情况，双稳态电路不能在规定的时间进入稳态的现象亚稳态。一旦双稳态电路进入亚稳态，在亚稳态停留的时间不可预知。在这段时间，双稳态电路输出的电压处于非法的逻辑电平区间，具体的电压值无法预测，输出还可能发生振荡。此时两个对输出进行采样，不能保证能够识别的逻辑值。因此，处于的系统很容易发生功能故障。 从数字电路发展初期，人们就开始广泛的研究亚稳态。刚开始时人们重点关注电路发生亚稳态的现象，提出了一些经验数据和抽象理论以及亚稳态的理论和经验模型。后来通过这些模型的研究，得到了由亚稳态引起故障的概率。利用同样的方法，双稳态电路的研究得到了极大发展：出现了测量亚稳态参数的方法]，设计出了检测亚稳态现象的电路和亚稳态的同步器等。 另一方面，微电子的飞速发展将亚稳态研究推到了更加重要的位置。事实上，因为系统复杂度的快速提高，出现沿打沿概率变得越来越大时序问题变得越来越重要。系统工作频率的提高使得留给亚稳态恢复到稳态的时间变短。这些因素使得在设计中越来越重视亚稳态研究表明亚稳态就是双稳态电路的模拟特性的。 发生亚稳态的电路包括常用的AD、存储器和总线控制器等等。不同的系统对故障率的要求也不同，比如语音通信中，由于人耳朵听觉特性，信号的误码率可以相对较高。但是对于其他数字处理领域，就会要求相对较低的误码率。 在数字电路中，最容易出现问题的就是总线控制器。一个与处理器通信的总线控制器结构。的异步信号经过同步器同步后进入总线控制器。如果异步信号的频率较低，比如键盘输入，那么系统的故障率也会相对较低。然而，如果外界异步信号来自高速IC，那么故障率就会变高。 的FPGA设计人员有许多工具软件帮助完成百万门级的电路，但是这些工具并不能解决信号的同步问题，这就要求设计者了解提高可靠性的技术，减小跨时钟域时的故障率。对于触发器来说，在触发沿的一个小的时间窗口内，输入信号应当保持稳定时间窗口由厂家决定。 FPGA生产厂家对其产品的可靠性负责，他们使用MTBF(mean time between failure平均无故障时间)来描述发生亚稳态的概率。每个厂家都要求输入信号满足器件的建立时间和保持时间。建立时间指在时钟触发沿到来前输入信号必须稳定的时间，保持时间指时钟触发沿到来后输入信号必须稳定的时间。这些参数指标通常与工作电压，工作温度，信号质量和工艺有关。如果输入数据满足这些参数指标，那么器件发生故障的概率就微乎其微。 第二章 时钟域是个很重要的概念，在FPGA内部由单一时钟或者由多个但是相位恒定的时钟控制的区域。一个时钟和其派生时钟(PLL产生)属于同一个时钟域，反转时钟属于同一个时钟域。如果时钟之间的基准不同，比如来自不同的晶振，属于不同的时钟域。所有跨时钟域的信号进行同步处理 图2.1 一个典型的数字设计 即使在第一次触发的时候出现了亚稳态，只要输入信号足够长，在下一次触发的时候就一定能够的数据，如果从这个角度考虑，好像亚稳态至多只是延长了一个处理周期而已，比如传输一个控制信号，即使这次判断为无效，那么下次一定会被识别为有效，如。但是实际情况没有这么简单，示。 图2.2 亚稳态的发生示意图 图2.3 亚稳态对触发器的影响示意图 2.2 数字电路的模拟特性如果数字系统存在“0”和“1”，那么也就不会可靠性的问题。然而实际上，所有的逻辑电路处理的都是模拟电压信