基于DSP实时图像处理系统.doc

基于DSP的实时图像处理系统 基于DSP的实时图像处理系统 摘要：以DSP TMS320C6416为核心处理器，设计了一种通用的MPEG-4实时图象处理系统。文中对系统的硬件系统及软件设计进行了详细的介绍。其中视频采集、运动估计算法和软件的优化是保证本系统高效工作的关键部分，因此，本文对其进行了重点讨论，提出了相应的解决方法。实验表明，该系统可以满足当前的远程监控、电视电话、会议电视、道路交通管理等诸多视频/图象处理与传输领域应用的需求。 关键词：TMS320C6416,MPEG-4,实时图象处理,图象处理,运动估计，软件优化 引言 本文设计了基于TMS320C6000系列DSP的MPEG-4编码器。将摄像头获取的图像以MPEG-4标准进行实时压缩并通过VGA实时显示，同时把压缩好的数据通过PCI总线传输给ARM控制器，经由ARM根据实际的需要进行视频数据的网络传输。 MPEG-4 是一种开放性标准，其中许多部分都没有规定，可以加入一些新的算法，因此采用通用DSP 能够随时更新算法、优化算法，使得编码效率更高。由于MPEG-4 编码算法复杂，需要存储的数据量大，无论是存储空间分配、数据传输还是运算速度对DSP来说都是挑战。 C6000系列DSP是TI公司生产的高档DSP。这一系列DSP都是基VelociTITM构架的VLIW DSP，它在每个周期可以执行八条32bit 的指令，具有高达200MHZ的CPU，从而使得其运算能力达到1600MIPS。而 6416在600MHz主频下，只利用50%的运算能力就可以同时进行单通道MPEG-4视频编码、单通道MPEG-4视频解码和单通道MPEG-2视频编码的处理。同时其对外接口灵活、开发工具齐全，被大多数嵌入式图像实时压缩系统所采用。因此本系统采用TI公司TMS320C6416芯片为核心处理器。 1.TMS320C6416的结构及特点 DSP的CPU结构如图1所示，它具有两个通道，每个通道具有4个功能单元（1个乘法器和3个算术逻辑单元），16个32位通用寄存器，每个通道的功能单元可以随意访问本通道的寄存器。CPU还有两个交叉单元，通过它们，一个通道的功能单元可以访问另一个通道的寄存器。另外，CPU还具有256 bit宽的数据和程序通道，可以使程序存储器在每个时钟周期提供8条并行执行指令。这种CPU结构是DSP具有VLIW结构的最基本条件。 此DSP的存储空间映射为内部存储器、内部外设及扩展存储器。其中内部存储器由64KB内部程序存储器和数据存储器构成， 内部程序存储器可以映射到CPU地址空间或者作为Cache操作。内部和外部数据存储器均可通过CPU、DMA或HPI（Host Interface）方式访问，HPI接口使上位机可以访问DSP的存储空间。 图1 C6000系列DSP的CPU结构 2.系统硬件设计 本系统主要分为三部分，分别是视频采集模块、视频的MPEG-4编码模块和视频传输模块，其结构框图如图2所示。 图2 系统结构框图 2.1视频采集 在本系统中，对输入的模拟视频信号的采集是由BT835视频Decoder完成的，支持的视频输入为PAL制或NTSC制式的标准模拟视频信号，输入的视频信号既可以是复合视频信号，也可以是S-Video信号，输出为4:2:2的YUV格式的图像数据。 图3所示为DSP 模拟视频输入接口原理框图。标准模拟视频信号经预处理进入A/ D 转换器；同时又经时钟产生电路得到与行同步同相位的A/ D 转换时钟,这样可以使得每行的采样点均为整数。为了确保视频数据整行地被采集到DSP 中进行处理,特将行同步信号作为FIFO 读入数据的起点。同时,行同步、场同步以及奇偶场标志信号也直接进入DSP ,使其能够确定读入的视频数据在一帧中的具体位置。为了增强系统的实时性,这里利用TMS320C6416 DSP 的DMA(直接存储器存取) 通道背景操作特性,以使DSP 和外设的数据交换能够与其内部CPU 的高速运算操作同时进行。而FIFO 的功能在于,通过它的缓冲,使得DSP 可以从容地与A/ D 之外的其它外设交换数据。 图3 模拟视频输入接口原理框图 其中ARM7的作用是时钟的产生及控制视频采集芯片， 将采得的数据从8位或16位转化为32位，并且使数据按照Y、U、V分开的方式排列。这样相当于对采集到的数据进行了一次预处理，以便于视频编码使用。另外ARM7将32位宽的数据输出给32位的FIFO。用32位的FIFO以及将视频数据转换为