计算机系统结构第6章.pdfVIP

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2017-08-31 发布于安徽
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计算机系统结构第6章.pdf

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第 6 章并行处理机和相联处理机第 6 章并行处理机和相联处理机 6.1 并行处理机原理 6.2 并行处理机举例 6.3 相联处理机第 6 章并行处理机和相联处理机 6.1 并行处理机原理 6.1.1 并行处理机的构形与特点 1. 并行处理机的基本构形图6.1 具有分布式存贮器的并行处理机构形第 6 章并行处理机和相联处理机图6.2 具有集中式共享存贮器的并行处理机构形第 6 章并行处理机和相联处理机 2. 并行处理机的特点　并行处理机的单指令流多数据流处理方式和由它产生的特殊结构是以诸如有限差分、矩阵、信号处理、线性规划等一系列计算问题为背景发展起来的。这些计算问题的共同特点是可以通过各种途径把它们转化成为对数组或向量的处理，而并行处理机正好利用多个处理单元对向量或数组所包含的各个分量同时计算，从而获得很高的处理速度。与同样擅长于向量处理的流水线处理机相比，并行处理机利用的是资源重复，而不是时间重叠；利用并行性中的同时性，而不是并发性。它的每个处理单元要同等地担负起各种运算功能，但其设备利用率却可能没有多个单功能流水线部件那样高。因此，只有在硬件价格有了大幅度下降及系统结构有了较大改进的情况下，并行处理机才能具有较好的性能价格比。并行理机主要是靠增大处理单元个数来提高运算速度，比起向量流水线处理机主要依靠缩短时钟周期来说，速度提高的潜力要大得多。第 6 章并行处理机和相联处理机 6.1.2 并行处理机的算法 1. ILLIAC Ⅳ的处理单元阵列结构图6.3 ILLIAC Ⅳ处理单元的互连结构第 6 章并行处理机和相联处理机 PU 为处理部件，包含 64 位的算术处理单元PE 、所带的 i i 局部存贮器PEM 和存贮器逻辑部件MLU 。64 个处理部件 i PU ~PU 排列成 8 ×8 的方阵。任何一个PU 只与其上、下、 0 63 i 左、右 4个近邻PUi-8(mod 64)、PUi+8(mod 64)、PUi-1(mod 64) 和PUi+1(mod 64)直接相连。循此规则，上、下方向上同一列两端的PU相连构成一个环，左、右方向上每一行的右端PU与下一行的左端PU相连，最下面一行右端的PU与最上面一行左端 PU相连，从而形成一种闭合的螺线形状，所以又称闭合螺线阵列。在这个阵列中，步距不等于±1 或±8 的任意处理单元之间的通信，可以用软件方法寻找最短路径进行，其最短距离都不会超过7 步。第 6 章并行处理机和相联处理机例如，要将PU63 的信息传送到PU10 ，最快可经 PU →PU →PU →PU →PU 4 步即可实现，而要将PU 的 63 7 8 9 10 9 信息传送到 PU45 ，最快可经 PU →PU →PU →PU →PU →PU →PU →PU 7 步实 9 1 57 56 48 47 46 45 现。普遍来讲，N N  N 个处理单元组成的阵列中，任意两个处