VHDL设计初步(新模版)90072.pptVIP

《数字电路与系统设计》EDA实验 VHDL设计初步 1 多路选择器的VHDL描述 1 多路选择器的VHDL描述 1 多路选择器的VHDL描述 1 多路选择器的VHDL描述 1 多路选择器的VHDL描述 1.7 IF语句 IF语句与条件信号赋值语句功能相当，有两种基本格式： 1.两分支IF语句： IF 条件表达式 THEN 顺序语句； ELSE 顺序语句； END IF; 1 多路选择器的VHDL描述 1.8 WITH …. SELECT 语句 用WITH …. SELECT语句描述2选1多路选择器 1.8 WITH …. SELECT 语句 选择信号赋值语句的基本格式为： WITH 条件表达式 SELECT 目标信号名=表达式 WHEN 条件； 表达式 WHEN 条件； … 表达式 WHEN 条件； 选择信号赋值语句属于并行语句。 2.6 实现时序电路的VHDL不同表述 如果设clk为时钟信号输入端，以下四条WAIT语句所设的进程启动条件都是时钟上跳沿，所以它们对应的硬件结构是一样的。 WAIT UNTIL clk=’1’; WAIT UNTIL RISING_E