华中科技大学电信系数电课件-chapter8-可编程逻辑器件.pptVIP

可编程逻辑器件 数字电路与逻辑设计 器件为什么可编程 数学基础－－布尔代数 逻辑函数的表示： SOP－－最小项之和 POS－－最大项之积 基本的可编程器件 PLD出现的背景 电路集成度不断提高 SSI?MSI?LSI?VLSI 计算机技术的发展使EDA技术得到广泛应用 CAD?CAE?EDA 设计方法的发展 自下而上?自上而下 用户需要设计自己需要的专用电路 专用集成电路（ASIC－Application Specific Integrated Circuits）开发周期长，投入大，风险大 可编程器件PLD：开发周期短，投入小，风险小 PLD器件的优点 集成度高，可以替代多至几千块通用IC芯片 极大减小电路的面积，降低功耗，提高可靠性 具有完善先进的开发工具 提供语言、图形等设计方法，十分灵活 通过仿真工具来验证设计的正确性 可以反复地擦除、编程，方便设计的修改和升级 灵活地定义管脚功能，减轻设计工作量，缩短系统开发时间 内部资源丰富，可用于完成存储器、PLL以及DSP的功能。 PLD的发展趋势 向高集成度、高速度方向进一步发展 最高集成度已达到800万门 向低电压和低功耗方向发展， 内嵌多种功能模块 存储器单元，DSP，CPU Xilinx推出最小特征尺寸达到90nm的FPGA，降低成本，提高密度 向数、模混合可编程方向发展 PLD生产厂家 最大的PLD供应商之一 FPGA的发明者，最大的PLD供应商之一 ISP技术的发明者 提供军品及宇航级产品 PLD中的逻辑符号 PLD分类（按集成度） 低密度 PROM,EPROM,EEPROM,PAL,PLA,GAL 只能完成较小规模的逻辑电路 高密度，已经有超过800万门的器件 EPLD,CPLD,FPGA 可用于设计大规模的数字系统集成度高，甚至可以做到SOC（System On a Chip） 管脚数目： 208个 电源： 3.3V（I/O） 2.5V（内核） 速度 250MHz 内部资源 4992个逻辑单元 10万个逻辑门 49152 bit的RAM 高密度FPGA集成度的比较 PLD分类（按结构特点） 基于与或阵列结构的器件－－阵列型 PROM，EEPROM，PAL，GAL，CPLD CPLD的代表芯片如：Altera的MAX系列 基于门阵列结构的器件－－单元型 FPGA PLD分类（按编程工艺） 熔丝或反熔丝编程器件－－Actel的FPGA器件 体积小，集成度高，速度高，易加密，抗干扰，耐高温 只能一次编程，在设计初期阶段不灵活 Actel推出用Flash保存编程数据的FPGA芯片 SRAM－－大多数公司的FPGA器件 可反复编程，实现系统功能的动态重构 每次上电需重新下载，实际应用时需外挂EEPROM用于保存程序 EEPROM－－大多数CPLD器件 可反复编程 不用每次上电重新下载，但相对速度慢，功耗较大 可编程逻辑器件－－PLA 与门阵列、或门阵列都可编程－－可编程逻辑阵列PLA 编程灵活 可编程逻辑器件－－PROM 可编程逻辑器件－－PAL 与门阵列可编程、或门阵列固定连接（不可编程） 可编程阵列逻辑PAL PLD的输出结构举例 专用输出结构（基本组合输出结构） 异步I/O输出结构 寄存器输出结构 其它输出结构 含异或门的寄存器输出结构 算术选通反馈结构 输出逻辑宏单元OLMC 可编程通用阵列逻辑General Array Logic - GAL 在PAL基础上发展而来 与阵列可编程、或阵列固定 输出功能可以自己定义 E2COMS工艺，可多次编程 有电子标签，可编程保密位 与TTL器件兼容 GAL16v8框图 GAL通用结构 输入缓冲器 8个 输出缓冲器（三态） 8个 与门阵列 64×32 输出反馈/输入缓冲器 8个 输出逻辑宏单元 8个 （含或门阵列） OLMC（OUTPUT LOGIC Macro Cell） 时钟，选通 OLMC结构 OLMC组成 8输入或门构成或门阵列 异或门控制输出信号的极性 （XOR为1时，输出反相） D触发器寄存数据，完成时序电路功能 整个GAL16V8的CK、OE共用 四个多路器（由AC0，AC1控制） PTMUX：选择输入 OMUX：选择输出 TSMUX：选择输出三态门的控制信号 FMUX：选择反馈信号 OLMC的组态结构 由SYN、AC0，AC1(n)控制 101 － 专用输入模式 100 － 专用输出模式 111 － 选通组合输出模式 010 － 时序模式 011 － 在时序电路中的组合输出 101－专用输入 100－专用输出 111－选通输出 010－时序输出 011－时序电路中的组合输出 GAL编程原理 先擦除原有数据 P/V管脚（19）设为高电平 Sdin管脚（9）为数据输入端（串行） S