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电子产品设计 复习二 设计题目： 一、多路选择器的设计 LIBRARY　IEEE； USE　IEEE.STD_LOGIC_1164.ALL; ENTITY　mux21　IS PORT（a，b，s ：　IN　BIT； y ：　OUT　BIT） END mux21； ARCHITECTURE　a　OF　mux21　IS SIGNAL　d , e ：BIT； BEGIN d＜＝a　AND (NOT s)； e＜＝b　AND s； y＜＝d　OR　 e； END　a； 二、一位二进制半加器与全加器的设计 1、半加器设计 半加器的真值表： 1、半加器设计 半加器的原理图： 2、全加器设计 全加器的真值表 与逻辑表达式 2、全加器设计 全加器的原理图 2、全加器设计 用半加器元件进行全加器设计 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY DECODE7 IS PORT( NUM : IN STD_LOGIC_VECTOR(3 DOWNTO 0); LOUT : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END DECODE7; ARCHITECTURE a OF DECODE7 IS BEGIN PROCESS (NUM) BEGIN CASE NUM IS WHEN 0000 = LOUT = 0111111; WHEN 0001 = LOUT = 0000110; WHEN 0010 = LOUT = 1011011; WHEN 0011 = LOUT = 1001111; WHEN 0100 = LOUT = 1100110; WHEN 0101 = LOUT = 1101101; WHEN 0110 = LOUT = 1111101; WHEN 0111 = LOUT = 0000111; WHEN 1000 = LOUT = 1111111; WHEN 1001 = LOUT = 1101111; WHEN OTHERS = LOUT = 0000000; END CASE; END PROCESS ; END a; 四、计数器的设计 十进制计数器的VHDL描述 LIBRARY　IEEE； USE　IEEE.STD_LOGIC_1164.ALL; USE　IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT(CLK，RST，EN：IN STD＿LOGIC; CQ：OUT　STD＿LOGIC＿VECTOR（3　DOWNTO　0）； COUT：OUT　STD＿LOGIC); END CNT10; 十进制计数器的VHDL描述 ARCHITECTURE BHV OF CNT10 IS SIGNAL　CQI：STD＿LOGIC＿VECTOR（3　DOWNTO　0）； BEGIN PROCESS(CLK) BEGIN IF　RST＝‘1’　THEN　CQI＜＝“0000”； ELSIF CLK’EVENT AND CLK=‘1’ THEN IF　EN＝‘1’　THEN　 IF　CQI＜“1001”　THEN　CQI=CQI＋1; ELSE　CQI＜＝“0000”； END　IF； END　IF； END IF; END PROCESS; COUT＜＝CQI（3）AND　CQI（0）； END BHV; 五、数字钟的设计 数字钟基本功能： 时、分、秒计时显示功能； 时钟、分钟调整校正功能； 整点报时功能。 设计一个主干道和支干道十字路口的交通灯控制电路。 （1）一般情况下，主干道绿灯亮，支干道红灯亮，主干道绿灯亮的时间不少于60秒。 （2）支干道有车，主干道绿灯亮的时间满60秒，则主干道红灯亮、支干道 绿灯亮，但支干道 绿灯亮的时间不得超过30秒。 （3）每次主干道或支干道绿灯变红灯时，黄灯先亮5秒。 * * 二、一位二进制半加器与全加器的设计 三、七段译码器的设计 四、计数器的设计 五、数字钟的设计 六、交通灯的设计 由逻辑表达式： ‘0’ ‘1’ 开 关 (1) s=‘0’时:y=a (2) s=‘1’时:y=b ‘1’ ‘0’ 开 关 一、 多路选择器的设计： 得： 1 2 1、 2选1多路选择器（原理图）： 库和 程序包 的说明 实体 说明 结构体 设计实体 2选1多路选择器的VHDL描述： 2、3选1多路选择器的设计： (1) s1